デューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法
【課題】ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能とする。
【解決手段】外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備える。
【解決手段】外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループに関し、特にデューティサイクル補正機能を有する遅延ロックループ回路（Delay Locked Loop Circuit）およびその制御方法に関するものである。
【背景技術】
【０００２】
通常、システム又は回路で用いられるクロックは、動作タイミングを合わせるためのリファレンスとして用いられており、エラーのないより速い動作を保障するために用いられることもある。半導体回路外部から入力されるクロックが半導体回路内部で用いられる時、内部回路によるクロックスキュー、すなわち、時間遅延が発生するようになるが、このような時間遅延を補償して、内部クロックが外部クロックと同一の位相を有するようにするために遅延ロックループ回路が用いられている。
【０００３】
また、半導体回路の動作において、クロックの遅延ロックも重要であるが、クロックの立ち上がり区間と立ち下がり区間とのデューティ比が５：５を維持するようにすることも大変重要である。したがって、現在の半導体回路技術で用いられる大部分の遅延ロックループ回路は、デューティサイクル補正回路を追加した形態で用いられている。
【０００４】
一方、従来の技術に係るデューティサイクル補正機能を有する遅延ロックループ回路は、ＰＶＴ（Process/Voltage/Temperature）変動によりデューティ補正エラーを誘発することができる。
【０００５】
すなわち、外部クロックの立ち上がりエッジに同期した立ち上がりクロックＲＣＬＫと外部クロックの立ち下がりエッジに同期した立ち下がりクロックＦＣＬＫの遅延ロックが完了した後、ＰＶＴ変動によって位相遅延が発生し得る。
【０００６】
前記デューティ補正は、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相を比較して２つのクロックの立ち上がり区間又は立ち下がり区間の幅を調節してなされる。立ち上がりクロックＲＣＬＫの位相遅延量が立ち下がりクロックＦＣＬＫと異なる場合、立ち上がりクロックＲＣＬＫの位相補正ができない。図１は、デューティ補正エラー発生の初期状態を示すものであり、図１の左側に示されたデューティサイクル補正クロックＤＣＣ＿ＯＵＴのように、立ち上がり区間と立ち下がり区間とのデューティ比が５：５にならないエラーが発生する。
【０００７】
前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴは、再び遅延ロックループ回路にフィードバックされ、遅延ロック信号処理を経てデューティサイクル補正回路でデューティサイクル補正を行う過程を繰り返す。
【０００８】
前記遅延ロック信号処理およびデューティサイクル補正の反復によって、デューティ補正エラー発生初期のスキュー（Ｓｋｅｗ）、すなわち、位相歪み成分が累積して図１の右側に示すのように ハイ区間とロー区間とが正常に反復しない非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴが出力される。
【０００９】
上述したように従来の技術に係るデューティサイクル補正機能を有する遅延ロックループ回路は、ＰＶＴ変動にともなう位相遅延によってデューティサイクル補正エラーを誘発し、これによる半導体回路の動作不良（Ｆａｉｌ）を招くという問題点がある。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,963,235（特許文献１）に開示されている。
【特許文献１】米国特許6,963,235号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能にしたデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法を提供することにその目的がある。
【課題を解決するための手段】
【００１１】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路は、外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備えることを特徴とする。
【００１２】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の制御方法は、遅延ロックループブロックと前記遅延ロックループブロックとから出力された複数のクロックのデューティサイクルを補正して、デューティサイクル補正クロックとして出力するデューティサイクル補正ブロックを備えたデューティサイクル補正機能を有する遅延ロックループ回路の制御方法であって、前記遅延ロックループブロックから出力された複数のクロックを用いて前記デューティサイクル補正クロックのエラーを判断するステップと、前記デューティサイクル補正クロックのエラーを判断した結果に応じて前記デューティサイクル補正クロック、又は前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップとを備えることを特徴とする。
【発明の効果】
【００１３】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法は、デューティ補正エラーの発生を判断して、非正常的なフィードバックによる遅延ロックループ動作エラーを未然に防止する。したがって、ＰＶＴ変動が発生しても安定して正確なデューティサイクル補正および遅延ロック動作が可能なようにして、製品の性能および信頼性を向上させられる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して、本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法の好ましい実施形態を説明すれば次の通りである。
【００１５】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路は、図２に示すように、遅延ロックループブロック１００、デューティサイクル補正ブロック２００、およびエラー判断部３００を備える。前記遅延ロックループブロック１００には、外部クロックＣＬＫ，ＣＬＫｂが入力されて、第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成する。前記遅延ロックループブロック１００は、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを内部の遅延手段によって遅延して複数の第２内部クロック（以下、立ち下がりクロックＦＣＬＫ、立ち上がりクロックＲＣＬＫ）を出力した後、前記デューティサイクル補正ブロック２００およびエラー判断部３００を経てフィードバックを受ける。前記遅延ロックループブロック１００は、前記フィードバックされた信号と第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫとの位相差によって前記遅延手段の遅延時間を調整することにより前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの遅延ロックがなされるようにする。
【００１６】
前記デューティサイクル補正ブロック２００は、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのデューティサイクルを補正したデューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する。前記エラー判断部３００は、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴ又は前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのうちの１つを前記遅延ロックループブロック１００にフィードバックする。前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫは信号の経路を区分するために他の名称を付与したものであり、実際には同一のソースから分岐されたクロックである。
【００１７】
前記遅延ロックループブロック１００には、図３に示すように前記外部クロックＣＬＫ，ＣＬＫｂが入力されて、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成するバッファ１１０と、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２を位相検出信号ＣＴＲＬにより増減した遅延量だけ遅延させ、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫとして出力するレジスタ制御（Register-Controlled）遅延部１２０と、前記エラー判断部３００から出力されたクロックＦＢ＿ＤＣＣを定めた時間の間遅延させる遅延モデル１３０と、前記第１内部クロック（ＲＥＦ＿ＣＬＫ、以下基準クロック）と前記遅延モデル１３０から出力されたクロックＦＢ＿ＣＬＫとの位相を比較して、前記位相検出信号ＣＴＲＬを出力する位相検出機１４０とを備える。
【００１８】
前記レジスタ制御遅延部１２０は、前記第１内部クロックＣＬＫＩＮ１をレジスタ値だけ遅延させて反転し、前記立ち下がりクロックＦＣＬＫとして出力する第１遅延ライン１２１と、前記第１内部クロックＣＬＫＩＮ２を前記レジスタ値だけ遅延させて、前記立ち上がりクロックＲＣＬＫとして出力する第２遅延ライン１２２と、シフト制御信号（Shift Right:ＳＲ、Shift Left:ＳＬ）により前記第１および第２遅延ライン１２１，１２２の遅延量を決定するための前記レジスタ値を出力するシフトレジスタ１２３と、前記位相検出信号ＣＴＲＬにより前記シフトレジスタ１２３に前記シフト制御信号ＳＲ，ＳＬを出力するシフト制御機１２４とを備える。
【００１９】
前記遅延モデル１３０は、ダミークロックバッファ、ダミー出力バッファおよびダミーロードなどを含み、レプリカ回路（Replica Circuit）とも呼ばれる。
【００２０】
前記デューティサイクル補正ブロック２００は、制御信号ＷＦにより前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのデューティサイクルを補正して、デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力するミキサ２１０と、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴの位相を分離して、遅延ロックループクロックＲＣＬＫ＿ＤＬＬ，ＦＣＬＫ＿ＤＬＬを出力する位相分離機２２０と、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの位相を比較して、その比較結果に応じて前記制御信号ＷＦを生成するミキサ制御部２３０とを備える。前記位相分離機２２０は、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴの位相を分離するための位相分離回路および位相分離した２つの信号を駆動して前記遅延ロックループクロックＲＣＬＫ＿ＤＬＬ，ＦＣＬＫ＿ＤＬＬを生成するためのドライバを備える。
【００２１】
前記エラー判断部３００は、図４に示すように、前記基準クロックＲＥＦ＿ＣＬＫを用いて立ち上がりクロックＲＣＬＫの位相を検出して、第１位相検出信号ＲＣＴＲＬを出力する第１位相検出機３１０と、前記基準クロックＲＥＦ＿ＣＬＫを用いて立ち下がりクロックＦＣＬＫの位相を検出して、第２位相検出信号ＦＣＴＲＬを出力する第２位相検出機３２０と、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬを組み合わせて、選択信号Ｙ，Ｙｂを生成する選択信号生成部３３０と、前記選択信号Ｙ，Ｙｂにより前記立ち上がりクロックＲＣＬＫ又はデューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する信号選択部３４０とを備える。
【００２２】
前記信号選択部３４０で立ち上がりクロックＲＣＬＫを出力するのは、デューティ補正エラーが発生した場合である。デューティ補正エラー発生時にデューティサイクル補正クロックＤＣＣ＿ＯＵＴが非正常的な状態であるため、この代わりに、デューティサイクル補正が進められる前のクロックを遅延ロックループブロック１００にフィードバックするためである。したがって、本発明の実施形態ではデューティサイクル補正がなされない、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫのうちの１つとして前記立ち上がりクロックＲＣＬＫを選択したものであるため、立ち上がりクロックＲＣＬＫの代わりに立ち下がりクロックＦＣＬＫを出力するように前記信号選択部３４０を構成することも可能である。
【００２３】
前記選択信号生成部３３０は、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルを有する場合、選択信号（Ｙ＝ハイレベル、Ｙｂ＝ローレベル）を出力し、前記第１および第２位相検出信号が互いに異なる論理レベルを有する場合、選択信号（Ｙ＝ローレベル、Ｙｂ＝ハイレベル）を出力するように排他的論理和の否定（Ｅｘｃｌｕｓｉｖｅ Ｎｏｒ：ＸＮＯＲ）ロジックを備える。前記排他的論理和の否定ロジックは、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが入力される第１ノアゲートＮＲ１１と、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが入力される第１ナンドゲートＮＤ１１と、前記第１ナンドゲートＮＤ１１の出力が入力される第１インバータＩＶ１１と、前記第１ノアゲートＮＲ１１と前記第１インバータＩＶ１１との出力が入力されて前記選択信号Ｙｂを出力する第２ノアゲートＮＲ１２と、前記第２ノアゲートＮＲ１２の出力が入力されて前記選択信号Ｙを出力する第２インバータＩＶ１２とを備える。
【００２４】
前記信号選択部３４０は、前記選択信号Ｙ，Ｙｂにより前記立ち上がりクロックＲＣＬＫを出力する第１パスゲートＰＧ２１と、前記選択信号Ｙ，Ｙｂにより前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する第２パスゲートＰＧ２２とを備える。
【００２５】
このように構成された本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作を説明すれば次の通りである。
遅延ロックループブロック１００のバッファ１１０が外部クロックＣＬＫ，ＣＬＫｂの入力を受けて、第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成して出力する。
【００２６】
前記第１内部クロックＣＬＫＩＮ１が第１遅延ライン１２１を介して遅延し、反転して立ち下がりクロックＦＣＬＫとして出力され、前記第１内部クロックＣＬＫＩＮ２が第２遅延ライン１２２を介して遅延して、立ち上がりクロックＲＣＬＫとして出力される。
一方、基準クロックＲＥＦ＿ＣＬＫは、位相検出機１４０に供給される。
【００２７】
デューティサイクル補正ブロック２００のミキサ制御部２３０が前記立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相を比較した結果に応じて、立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとのハイレベル区間とローレベル区間との 中で幅を調整しなければならない区間を定める制御信号ＷＦを出力する。
【００２８】
例えば、立ち上がりクロックＲＣＬＫの立ち下がりエッジが立ち下がりクロックＦＣＬＫに比べて先行する場合、立ち上がりクロックＲＣＬＫのハイレベル区間がローレベル区間に比べて狭い、かつ、立ち下がりクロックＦＣＬＫのハイレベル区間がローレベル区間に比べて広いことを意味する。正常なデューティ補正がなされるためには、クロックのデューティ比が５：５にならなければならないため、立ち上がりクロックＲＣＬＫのハイレベル区間は拡げて、立ち下がりクロックＦＣＬＫのハイレベル区間は狭めなければならない。
【００２９】
したがって、ミキサ制御部２３０は、前記立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相を比較し、立ち上がりクロックＲＣＬＫの立ち下がりエッジが立ち下がりクロックＦＣＬＫに比べて先行していれば、前記制御信号ＷＦを特定レベル、例えばハイレベルで出力し、一方、立ち下がりクロックＦＣＬＫの立ち下がりエッジが立ち上がりクロックＲＣＬＫに比べて先行していれば、 前記制御信号ＷＦをローレベルで出力するように構成されている。
【００３０】
ミキサ２１０は、前記制御信号ＷＦのレベルにより立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫの各々のハイレベル区間の幅を調整する方式でデューティサイクル補正を行い、デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する。
【００３１】
エラー判断部３００は、立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相比較によってデューティ補正エラーが発生したか否かを判断し、デューティ補正エラーが発生すればデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを選択して、遅延ロックループブロック１００にフィードバックする。
【００３２】
一方、デューティ補正エラーが発生しなければ、正常なデューティサイクル補正がなされたデューティサイクル補正クロックＤＣＣ＿ＯＵＴを選択して、遅延ロックループブロック１００にフィードバックする。前記エラー判断部３００の第１位相検出機３１０は、立ち上がりクロックＲＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて先行していれば、第１位相検出信号ＲＣＴＲＬをローレベルで出力し、立ち上がりクロックＲＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて遅ければ、第１位相検出信号ＲＣＴＲＬをハイレベルで出力する。
【００３３】
前記第２位相検出機３２０は、立ち下がりクロックＦＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて先行していれば、第２位相検出信号ＦＣＴＲＬをローレベルで出力し、立ち下がりクロックＦＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて遅ければ、第２位相検出信号ＦＣＴＲＬをハイレベルで出力する。
【００３４】
選択信号生成部３３０は、否定排他的論理和ロジックであるため、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルであれば、選択信号Ｙ，Ｙｂを各々ハイレベルとローレベルで出力し、そうでなければ、選択信号Ｙ，Ｙｂを各々ローレベルとハイレベルで出力する。前記信号選択部３４０は、選択信号Ｙ，Ｙｂが各々ハイレベルとローレベルである場合にデューティサイクル補正クロックＤＣＣ＿ＯＵＴを選択して出力し、前記選択信号Ｙ，Ｙｂが各々ローレベルとハイレベルであれば、立ち上がりクロックＲＣＬＫを選択して出力する。
【００３５】
前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルというのは、遅延ロックが正常になされて立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が誤差範囲内で同一であることを意味する。このように、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が同一である場合、デューティサイクル補正クロックＤＣＣ＿ＯＵＴは正常なデューティサイクル補正がなされた波形を示す。一方、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが互いに異なる論理レベルというのは、遅延ロックが正常になされないか、あるいは遅延ロックが正常になされたとしてもＰＶＴ変動によって立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相に差があることを意味する。
【００３６】
このように位相差が存在する立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとを用いて生成したデューティサイクル補正クロックＤＣＣ＿ＯＵＴは、非正常的な波形として出力されて遅延ロックループブロック１００にフィードバックされれば、遅延ロック動作のエラーが深刻化して、従来技術の問題点として記載したようなスキュー累積による不良を発生させる。したがって、非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを出力する。
【００３７】
遅延ロックループブロック１００にフィードバックされる立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとは、互いに位相差があっても非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴとは異なり、正常な波形は維持する。したがって、前記立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとは、遅延ロックループブロック１００の動作によって、前記位相差が補正された後デューティサイクル補正ブロック２００に入力される。
【００３８】
図５の左側に示すように、立ち上がりクロックＲＣＬＫが立ち下がりクロックＦＣＬＫに比べて右側にずれていれば、図３のミキサ制御部２３０は制御信号ＷＦをローレベルで出力するようになる。前記図５の左側の場合、立ち上がりクロックＲＣＬＫの位相を基準クロックＲＥＦ＿ＣＬＫに対比して左側にずらさなければならないが、前記制御信号ＷＦがローレベルであるため、立ち上がりクロックＲＣＬＫの位相を右側にずらす方式によってデューティサイクル補正を行う。前記立ち上がりクロックＲＣＬＫの位相を右側にずらす方式によってデューティサイクル補正を行って出力したデューティサイクル補正クロックＤＣＣ＿ＯＵＴを遅延ロックループブロック１００にフィードバックするため、従来の技術のような問題点が発生した。しかし、本発明はデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを遅延ロックループブロック１００にフィードバックするため、上述した問題を解決してデューティ補正が正確になされる。
【００３９】
また、図５の右側に示すように、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとが基準クロックＲＥＦ＿ＣＬＫに比べて先行しているが、立ち上がりクロックＲＣＬＫが基準クロックＲＥＦ＿ＣＬＫに対比してひどく右側にずれている場合が生じ得る。この場合、立ち上がりクロックＲＣＬＫの遅延ロックポイントが基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックからＮ＋１番目クロックになる不良が発生し得る。しかし、本発明はエラー判断部３００の第１および第２位相検出機３１０，３２０の第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬの出力レベルが変わるタイミングでデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを遅延ロックループブロック１００にフィードバックするため、上述した問題を解決してデューティ補正が正確になされる。
【００４０】
前記遅延ロックループブロック１００の遅延モデル１３０が前記エラー判断部３００の出力ＦＢ＿ＤＣＣを定めた時間だけ遅延させて位相検出機１４０に出力する。
前記位相検出機１４０は、前記遅延モデル１３０の出力ＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫとの位相を比較して、位相検出信号ＣＴＲＬを出力する。
前記位相検出信号ＣＴＲＬによりシフト制御機１２４がシフト制御信号ＳＲ，ＳＬを出力して、シフトレジスタ１２３が前記シフト制御信号ＳＲ，ＳＬに応答してレジスタ値を右側又は左側にシフトし、前記第１遅延ライン１２１および第２遅延ライン１２２の遅延量を調整する。
【００４１】
以後シフト制御機１２４は、位相検出信号ＣＴＲＬにより遅延量が調整されてデューティサイクル補正がなされた遅延モデル１３０の出力ＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫとの比較結果を判断する。前記シフト制御機１２４は、前記比較結果に応じて前記クロックＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫが最小のジッタ（Ｊｉｔｔｅｒ）を有するタイミングで遅延ロックがなされたと判断して位相ロック信号を活性化させる。
【００４２】
前記活性化した位相ロック信号に応答して前記位相分離機２２０のドライバが動作し、最終的に遅延ロックおよびデューティサイクル補正が正常になる遅延ロックループクロックＦＣＬＫ＿ＤＬＬ，ＲＣＬＫ＿ＤＬＬが出力される。
【００４３】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図が図６ａ〜図６ｄに示されている。すなわち、図６ａに示すように、ＰＶＴ変化を再現するために電圧を１．８Ｖから１．４Ｖまで連続的に降下されるようにした。前記電圧降下により各クロックのスイング幅が変わることが分かる。
【００４４】
ノーマル状態（ｎｏｒｍａｌ）すなわち、正常な電圧条件の場合、図６ｂに示すように、従来技術と本発明のいずれもデューティサイクル補正が正常になされていることが分かる。
電圧降下初期状態（ａｂｎｏｒｍａｌ１）になれば、図６ｃに示すように、従来技術の場合に基準クロックＲＥＦ＿ＣＬＫに対比して立ち上がりクロックＲＣＬＫの遅延ロックが正常に進められないため、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５１．８％で正常値を外れて、デューティ補正能力が次第に落ちていることが分かる。これとは逆に、本発明はデューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５０．８％で従来技術に比べて正常値に近接することが分かる。
【００４５】
前記電圧降下初期状態（ａｂｎｏｒｍａｌ１）に比べて、電圧降下がより深刻化された状態（ａｂｎｏｒｍａｌ２）が図６ｄに示されている。従来技術の場合に基準クロックＲＥＦ＿ＣＬＫに対比して立ち上がりクロックＲＣＬＫの遅延ロックが正常になされたように示される。しかし、図６ｄの場合、実質的には立ち上がりクロックＲＣＬＫの遅延ロックポイントが基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックでない、Ｎ＋１番目クロックであるため、立ち下がりクロックＦＣＬＫとのスキューが深刻化し、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が６１．６％であるため、正常な動作がほぼ不可能になったことが分かる。
【００４６】
これとは逆に、本発明は立ち上がりクロックＲＣＬＫの遅延ロックポイントが正常に基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックになり、立ち下がりクロックＦＣＬＫとのスキューとがほとんどない。また、本発明は、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５０．１％になり、外部環境が急激に変わっても正確なデューティ補正がなされることが分かる。
【００４７】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４８】
【図１】従来の技術に係るデューティ補正エラー発生を示す波形図である。
【図２】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路のブロック図である。
【図３】図２の各構成の内部ブロック図である。
【図４】図３のエラー判断部の回路図である。
【図５】本発明に係るデューティサイクル補正方法を示す波形図である。
【図６ａ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｂ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｃ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｄ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【符号の説明】
【００４９】
１００…遅延ロックループブロック
１１０…バッファ
１２０…レジスタ制御遅延部
１２１…第１遅延ライン
１２２…第２遅延ライン
１２３…シフトレジスタ
１２４…シフト制御機
１３０…遅延モデル
１４０…位相検出機
２００…デューティサイクル補正ブロック
２１０…ミキサ
２２０…位相分離機
２３０…ミキサ制御部
３００…エラー判断部
３１０…第１位相検出機
３２０…第２位相検出機
３３０…選択信号生成部
３４０…信号選択部
【技術分野】
【０００１】
本発明は、遅延ロックループに関し、特にデューティサイクル補正機能を有する遅延ロックループ回路（Delay Locked Loop Circuit）およびその制御方法に関するものである。
【背景技術】
【０００２】
通常、システム又は回路で用いられるクロックは、動作タイミングを合わせるためのリファレンスとして用いられており、エラーのないより速い動作を保障するために用いられることもある。半導体回路外部から入力されるクロックが半導体回路内部で用いられる時、内部回路によるクロックスキュー、すなわち、時間遅延が発生するようになるが、このような時間遅延を補償して、内部クロックが外部クロックと同一の位相を有するようにするために遅延ロックループ回路が用いられている。
【０００３】
また、半導体回路の動作において、クロックの遅延ロックも重要であるが、クロックの立ち上がり区間と立ち下がり区間とのデューティ比が５：５を維持するようにすることも大変重要である。したがって、現在の半導体回路技術で用いられる大部分の遅延ロックループ回路は、デューティサイクル補正回路を追加した形態で用いられている。
【０００４】
一方、従来の技術に係るデューティサイクル補正機能を有する遅延ロックループ回路は、ＰＶＴ（Process/Voltage/Temperature）変動によりデューティ補正エラーを誘発することができる。
【０００５】
すなわち、外部クロックの立ち上がりエッジに同期した立ち上がりクロックＲＣＬＫと外部クロックの立ち下がりエッジに同期した立ち下がりクロックＦＣＬＫの遅延ロックが完了した後、ＰＶＴ変動によって位相遅延が発生し得る。
【０００６】
前記デューティ補正は、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相を比較して２つのクロックの立ち上がり区間又は立ち下がり区間の幅を調節してなされる。立ち上がりクロックＲＣＬＫの位相遅延量が立ち下がりクロックＦＣＬＫと異なる場合、立ち上がりクロックＲＣＬＫの位相補正ができない。図１は、デューティ補正エラー発生の初期状態を示すものであり、図１の左側に示されたデューティサイクル補正クロックＤＣＣ＿ＯＵＴのように、立ち上がり区間と立ち下がり区間とのデューティ比が５：５にならないエラーが発生する。
【０００７】
前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴは、再び遅延ロックループ回路にフィードバックされ、遅延ロック信号処理を経てデューティサイクル補正回路でデューティサイクル補正を行う過程を繰り返す。
【０００８】
前記遅延ロック信号処理およびデューティサイクル補正の反復によって、デューティ補正エラー発生初期のスキュー（Ｓｋｅｗ）、すなわち、位相歪み成分が累積して図１の右側に示すのように ハイ区間とロー区間とが正常に反復しない非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴが出力される。
【０００９】
上述したように従来の技術に係るデューティサイクル補正機能を有する遅延ロックループ回路は、ＰＶＴ変動にともなう位相遅延によってデューティサイクル補正エラーを誘発し、これによる半導体回路の動作不良（Ｆａｉｌ）を招くという問題点がある。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,963,235（特許文献１）に開示されている。
【特許文献１】米国特許6,963,235号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能にしたデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法を提供することにその目的がある。
【課題を解決するための手段】
【００１１】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路は、外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備えることを特徴とする。
【００１２】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の制御方法は、遅延ロックループブロックと前記遅延ロックループブロックとから出力された複数のクロックのデューティサイクルを補正して、デューティサイクル補正クロックとして出力するデューティサイクル補正ブロックを備えたデューティサイクル補正機能を有する遅延ロックループ回路の制御方法であって、前記遅延ロックループブロックから出力された複数のクロックを用いて前記デューティサイクル補正クロックのエラーを判断するステップと、前記デューティサイクル補正クロックのエラーを判断した結果に応じて前記デューティサイクル補正クロック、又は前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップとを備えることを特徴とする。
【発明の効果】
【００１３】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法は、デューティ補正エラーの発生を判断して、非正常的なフィードバックによる遅延ロックループ動作エラーを未然に防止する。したがって、ＰＶＴ変動が発生しても安定して正確なデューティサイクル補正および遅延ロック動作が可能なようにして、製品の性能および信頼性を向上させられる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して、本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路およびその制御方法の好ましい実施形態を説明すれば次の通りである。
【００１５】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路は、図２に示すように、遅延ロックループブロック１００、デューティサイクル補正ブロック２００、およびエラー判断部３００を備える。前記遅延ロックループブロック１００には、外部クロックＣＬＫ，ＣＬＫｂが入力されて、第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成する。前記遅延ロックループブロック１００は、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを内部の遅延手段によって遅延して複数の第２内部クロック（以下、立ち下がりクロックＦＣＬＫ、立ち上がりクロックＲＣＬＫ）を出力した後、前記デューティサイクル補正ブロック２００およびエラー判断部３００を経てフィードバックを受ける。前記遅延ロックループブロック１００は、前記フィードバックされた信号と第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫとの位相差によって前記遅延手段の遅延時間を調整することにより前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの遅延ロックがなされるようにする。
【００１６】
前記デューティサイクル補正ブロック２００は、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのデューティサイクルを補正したデューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する。前記エラー判断部３００は、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴ又は前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのうちの１つを前記遅延ロックループブロック１００にフィードバックする。前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫは信号の経路を区分するために他の名称を付与したものであり、実際には同一のソースから分岐されたクロックである。
【００１７】
前記遅延ロックループブロック１００には、図３に示すように前記外部クロックＣＬＫ，ＣＬＫｂが入力されて、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成するバッファ１１０と、前記第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２を位相検出信号ＣＴＲＬにより増減した遅延量だけ遅延させ、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫとして出力するレジスタ制御（Register-Controlled）遅延部１２０と、前記エラー判断部３００から出力されたクロックＦＢ＿ＤＣＣを定めた時間の間遅延させる遅延モデル１３０と、前記第１内部クロック（ＲＥＦ＿ＣＬＫ、以下基準クロック）と前記遅延モデル１３０から出力されたクロックＦＢ＿ＣＬＫとの位相を比較して、前記位相検出信号ＣＴＲＬを出力する位相検出機１４０とを備える。
【００１８】
前記レジスタ制御遅延部１２０は、前記第１内部クロックＣＬＫＩＮ１をレジスタ値だけ遅延させて反転し、前記立ち下がりクロックＦＣＬＫとして出力する第１遅延ライン１２１と、前記第１内部クロックＣＬＫＩＮ２を前記レジスタ値だけ遅延させて、前記立ち上がりクロックＲＣＬＫとして出力する第２遅延ライン１２２と、シフト制御信号（Shift Right:ＳＲ、Shift Left:ＳＬ）により前記第１および第２遅延ライン１２１，１２２の遅延量を決定するための前記レジスタ値を出力するシフトレジスタ１２３と、前記位相検出信号ＣＴＲＬにより前記シフトレジスタ１２３に前記シフト制御信号ＳＲ，ＳＬを出力するシフト制御機１２４とを備える。
【００１９】
前記遅延モデル１３０は、ダミークロックバッファ、ダミー出力バッファおよびダミーロードなどを含み、レプリカ回路（Replica Circuit）とも呼ばれる。
【００２０】
前記デューティサイクル補正ブロック２００は、制御信号ＷＦにより前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫのデューティサイクルを補正して、デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力するミキサ２１０と、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴの位相を分離して、遅延ロックループクロックＲＣＬＫ＿ＤＬＬ，ＦＣＬＫ＿ＤＬＬを出力する位相分離機２２０と、前記立ち下がりクロックＦＣＬＫおよび立ち上がりクロックＲＣＬＫの位相を比較して、その比較結果に応じて前記制御信号ＷＦを生成するミキサ制御部２３０とを備える。前記位相分離機２２０は、前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴの位相を分離するための位相分離回路および位相分離した２つの信号を駆動して前記遅延ロックループクロックＲＣＬＫ＿ＤＬＬ，ＦＣＬＫ＿ＤＬＬを生成するためのドライバを備える。
【００２１】
前記エラー判断部３００は、図４に示すように、前記基準クロックＲＥＦ＿ＣＬＫを用いて立ち上がりクロックＲＣＬＫの位相を検出して、第１位相検出信号ＲＣＴＲＬを出力する第１位相検出機３１０と、前記基準クロックＲＥＦ＿ＣＬＫを用いて立ち下がりクロックＦＣＬＫの位相を検出して、第２位相検出信号ＦＣＴＲＬを出力する第２位相検出機３２０と、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬを組み合わせて、選択信号Ｙ，Ｙｂを生成する選択信号生成部３３０と、前記選択信号Ｙ，Ｙｂにより前記立ち上がりクロックＲＣＬＫ又はデューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する信号選択部３４０とを備える。
【００２２】
前記信号選択部３４０で立ち上がりクロックＲＣＬＫを出力するのは、デューティ補正エラーが発生した場合である。デューティ補正エラー発生時にデューティサイクル補正クロックＤＣＣ＿ＯＵＴが非正常的な状態であるため、この代わりに、デューティサイクル補正が進められる前のクロックを遅延ロックループブロック１００にフィードバックするためである。したがって、本発明の実施形態ではデューティサイクル補正がなされない、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫのうちの１つとして前記立ち上がりクロックＲＣＬＫを選択したものであるため、立ち上がりクロックＲＣＬＫの代わりに立ち下がりクロックＦＣＬＫを出力するように前記信号選択部３４０を構成することも可能である。
【００２３】
前記選択信号生成部３３０は、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルを有する場合、選択信号（Ｙ＝ハイレベル、Ｙｂ＝ローレベル）を出力し、前記第１および第２位相検出信号が互いに異なる論理レベルを有する場合、選択信号（Ｙ＝ローレベル、Ｙｂ＝ハイレベル）を出力するように排他的論理和の否定（Ｅｘｃｌｕｓｉｖｅ Ｎｏｒ：ＸＮＯＲ）ロジックを備える。前記排他的論理和の否定ロジックは、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが入力される第１ノアゲートＮＲ１１と、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが入力される第１ナンドゲートＮＤ１１と、前記第１ナンドゲートＮＤ１１の出力が入力される第１インバータＩＶ１１と、前記第１ノアゲートＮＲ１１と前記第１インバータＩＶ１１との出力が入力されて前記選択信号Ｙｂを出力する第２ノアゲートＮＲ１２と、前記第２ノアゲートＮＲ１２の出力が入力されて前記選択信号Ｙを出力する第２インバータＩＶ１２とを備える。
【００２４】
前記信号選択部３４０は、前記選択信号Ｙ，Ｙｂにより前記立ち上がりクロックＲＣＬＫを出力する第１パスゲートＰＧ２１と、前記選択信号Ｙ，Ｙｂにより前記デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する第２パスゲートＰＧ２２とを備える。
【００２５】
このように構成された本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作を説明すれば次の通りである。
遅延ロックループブロック１００のバッファ１１０が外部クロックＣＬＫ，ＣＬＫｂの入力を受けて、第１内部クロックＣＬＫＩＮ１，ＣＬＫＩＮ２，ＲＥＦ＿ＣＬＫを生成して出力する。
【００２６】
前記第１内部クロックＣＬＫＩＮ１が第１遅延ライン１２１を介して遅延し、反転して立ち下がりクロックＦＣＬＫとして出力され、前記第１内部クロックＣＬＫＩＮ２が第２遅延ライン１２２を介して遅延して、立ち上がりクロックＲＣＬＫとして出力される。
一方、基準クロックＲＥＦ＿ＣＬＫは、位相検出機１４０に供給される。
【００２７】
デューティサイクル補正ブロック２００のミキサ制御部２３０が前記立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相を比較した結果に応じて、立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとのハイレベル区間とローレベル区間との 中で幅を調整しなければならない区間を定める制御信号ＷＦを出力する。
【００２８】
例えば、立ち上がりクロックＲＣＬＫの立ち下がりエッジが立ち下がりクロックＦＣＬＫに比べて先行する場合、立ち上がりクロックＲＣＬＫのハイレベル区間がローレベル区間に比べて狭い、かつ、立ち下がりクロックＦＣＬＫのハイレベル区間がローレベル区間に比べて広いことを意味する。正常なデューティ補正がなされるためには、クロックのデューティ比が５：５にならなければならないため、立ち上がりクロックＲＣＬＫのハイレベル区間は拡げて、立ち下がりクロックＦＣＬＫのハイレベル区間は狭めなければならない。
【００２９】
したがって、ミキサ制御部２３０は、前記立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相を比較し、立ち上がりクロックＲＣＬＫの立ち下がりエッジが立ち下がりクロックＦＣＬＫに比べて先行していれば、前記制御信号ＷＦを特定レベル、例えばハイレベルで出力し、一方、立ち下がりクロックＦＣＬＫの立ち下がりエッジが立ち上がりクロックＲＣＬＫに比べて先行していれば、 前記制御信号ＷＦをローレベルで出力するように構成されている。
【００３０】
ミキサ２１０は、前記制御信号ＷＦのレベルにより立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫの各々のハイレベル区間の幅を調整する方式でデューティサイクル補正を行い、デューティサイクル補正クロックＤＣＣ＿ＯＵＴを出力する。
【００３１】
エラー判断部３００は、立ち下がりクロックＦＣＬＫと立ち上がりクロックＲＣＬＫとの位相比較によってデューティ補正エラーが発生したか否かを判断し、デューティ補正エラーが発生すればデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを選択して、遅延ロックループブロック１００にフィードバックする。
【００３２】
一方、デューティ補正エラーが発生しなければ、正常なデューティサイクル補正がなされたデューティサイクル補正クロックＤＣＣ＿ＯＵＴを選択して、遅延ロックループブロック１００にフィードバックする。前記エラー判断部３００の第１位相検出機３１０は、立ち上がりクロックＲＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて先行していれば、第１位相検出信号ＲＣＴＲＬをローレベルで出力し、立ち上がりクロックＲＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて遅ければ、第１位相検出信号ＲＣＴＲＬをハイレベルで出力する。
【００３３】
前記第２位相検出機３２０は、立ち下がりクロックＦＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて先行していれば、第２位相検出信号ＦＣＴＲＬをローレベルで出力し、立ち下がりクロックＦＣＬＫのハイレベル区間が基準クロックＲＥＦ＿ＣＬＫに比べて遅ければ、第２位相検出信号ＦＣＴＲＬをハイレベルで出力する。
【００３４】
選択信号生成部３３０は、否定排他的論理和ロジックであるため、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルであれば、選択信号Ｙ，Ｙｂを各々ハイレベルとローレベルで出力し、そうでなければ、選択信号Ｙ，Ｙｂを各々ローレベルとハイレベルで出力する。前記信号選択部３４０は、選択信号Ｙ，Ｙｂが各々ハイレベルとローレベルである場合にデューティサイクル補正クロックＤＣＣ＿ＯＵＴを選択して出力し、前記選択信号Ｙ，Ｙｂが各々ローレベルとハイレベルであれば、立ち上がりクロックＲＣＬＫを選択して出力する。
【００３５】
前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが同一の論理レベルというのは、遅延ロックが正常になされて立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が誤差範囲内で同一であることを意味する。このように、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相が同一である場合、デューティサイクル補正クロックＤＣＣ＿ＯＵＴは正常なデューティサイクル補正がなされた波形を示す。一方、前記第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬが互いに異なる論理レベルというのは、遅延ロックが正常になされないか、あるいは遅延ロックが正常になされたとしてもＰＶＴ変動によって立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとの位相に差があることを意味する。
【００３６】
このように位相差が存在する立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとを用いて生成したデューティサイクル補正クロックＤＣＣ＿ＯＵＴは、非正常的な波形として出力されて遅延ロックループブロック１００にフィードバックされれば、遅延ロック動作のエラーが深刻化して、従来技術の問題点として記載したようなスキュー累積による不良を発生させる。したがって、非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを出力する。
【００３７】
遅延ロックループブロック１００にフィードバックされる立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとは、互いに位相差があっても非正常的なデューティサイクル補正クロックＤＣＣ＿ＯＵＴとは異なり、正常な波形は維持する。したがって、前記立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとは、遅延ロックループブロック１００の動作によって、前記位相差が補正された後デューティサイクル補正ブロック２００に入力される。
【００３８】
図５の左側に示すように、立ち上がりクロックＲＣＬＫが立ち下がりクロックＦＣＬＫに比べて右側にずれていれば、図３のミキサ制御部２３０は制御信号ＷＦをローレベルで出力するようになる。前記図５の左側の場合、立ち上がりクロックＲＣＬＫの位相を基準クロックＲＥＦ＿ＣＬＫに対比して左側にずらさなければならないが、前記制御信号ＷＦがローレベルであるため、立ち上がりクロックＲＣＬＫの位相を右側にずらす方式によってデューティサイクル補正を行う。前記立ち上がりクロックＲＣＬＫの位相を右側にずらす方式によってデューティサイクル補正を行って出力したデューティサイクル補正クロックＤＣＣ＿ＯＵＴを遅延ロックループブロック１００にフィードバックするため、従来の技術のような問題点が発生した。しかし、本発明はデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを遅延ロックループブロック１００にフィードバックするため、上述した問題を解決してデューティ補正が正確になされる。
【００３９】
また、図５の右側に示すように、立ち上がりクロックＲＣＬＫと立ち下がりクロックＦＣＬＫとが基準クロックＲＥＦ＿ＣＬＫに比べて先行しているが、立ち上がりクロックＲＣＬＫが基準クロックＲＥＦ＿ＣＬＫに対比してひどく右側にずれている場合が生じ得る。この場合、立ち上がりクロックＲＣＬＫの遅延ロックポイントが基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックからＮ＋１番目クロックになる不良が発生し得る。しかし、本発明はエラー判断部３００の第１および第２位相検出機３１０，３２０の第１および第２位相検出信号ＲＣＴＲＬ，ＦＣＴＲＬの出力レベルが変わるタイミングでデューティサイクル補正クロックＤＣＣ＿ＯＵＴの代わりに立ち上がりクロックＲＣＬＫを遅延ロックループブロック１００にフィードバックするため、上述した問題を解決してデューティ補正が正確になされる。
【００４０】
前記遅延ロックループブロック１００の遅延モデル１３０が前記エラー判断部３００の出力ＦＢ＿ＤＣＣを定めた時間だけ遅延させて位相検出機１４０に出力する。
前記位相検出機１４０は、前記遅延モデル１３０の出力ＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫとの位相を比較して、位相検出信号ＣＴＲＬを出力する。
前記位相検出信号ＣＴＲＬによりシフト制御機１２４がシフト制御信号ＳＲ，ＳＬを出力して、シフトレジスタ１２３が前記シフト制御信号ＳＲ，ＳＬに応答してレジスタ値を右側又は左側にシフトし、前記第１遅延ライン１２１および第２遅延ライン１２２の遅延量を調整する。
【００４１】
以後シフト制御機１２４は、位相検出信号ＣＴＲＬにより遅延量が調整されてデューティサイクル補正がなされた遅延モデル１３０の出力ＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫとの比較結果を判断する。前記シフト制御機１２４は、前記比較結果に応じて前記クロックＦＢ＿ＣＬＫと基準クロックＲＥＦ＿ＣＬＫが最小のジッタ（Ｊｉｔｔｅｒ）を有するタイミングで遅延ロックがなされたと判断して位相ロック信号を活性化させる。
【００４２】
前記活性化した位相ロック信号に応答して前記位相分離機２２０のドライバが動作し、最終的に遅延ロックおよびデューティサイクル補正が正常になる遅延ロックループクロックＦＣＬＫ＿ＤＬＬ，ＲＣＬＫ＿ＤＬＬが出力される。
【００４３】
本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図が図６ａ〜図６ｄに示されている。すなわち、図６ａに示すように、ＰＶＴ変化を再現するために電圧を１．８Ｖから１．４Ｖまで連続的に降下されるようにした。前記電圧降下により各クロックのスイング幅が変わることが分かる。
【００４４】
ノーマル状態（ｎｏｒｍａｌ）すなわち、正常な電圧条件の場合、図６ｂに示すように、従来技術と本発明のいずれもデューティサイクル補正が正常になされていることが分かる。
電圧降下初期状態（ａｂｎｏｒｍａｌ１）になれば、図６ｃに示すように、従来技術の場合に基準クロックＲＥＦ＿ＣＬＫに対比して立ち上がりクロックＲＣＬＫの遅延ロックが正常に進められないため、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５１．８％で正常値を外れて、デューティ補正能力が次第に落ちていることが分かる。これとは逆に、本発明はデューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５０．８％で従来技術に比べて正常値に近接することが分かる。
【００４５】
前記電圧降下初期状態（ａｂｎｏｒｍａｌ１）に比べて、電圧降下がより深刻化された状態（ａｂｎｏｒｍａｌ２）が図６ｄに示されている。従来技術の場合に基準クロックＲＥＦ＿ＣＬＫに対比して立ち上がりクロックＲＣＬＫの遅延ロックが正常になされたように示される。しかし、図６ｄの場合、実質的には立ち上がりクロックＲＣＬＫの遅延ロックポイントが基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックでない、Ｎ＋１番目クロックであるため、立ち下がりクロックＦＣＬＫとのスキューが深刻化し、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が６１．６％であるため、正常な動作がほぼ不可能になったことが分かる。
【００４６】
これとは逆に、本発明は立ち上がりクロックＲＣＬＫの遅延ロックポイントが正常に基準クロックＲＥＦ＿ＣＬＫのＮ番目のクロックになり、立ち下がりクロックＦＣＬＫとのスキューとがほとんどない。また、本発明は、デューティサイクル補正クロックＤＣＣ＿ＯＵＴのデューティ比が５０．１％になり、外部環境が急激に変わっても正確なデューティ補正がなされることが分かる。
【００４７】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４８】
【図１】従来の技術に係るデューティ補正エラー発生を示す波形図である。
【図２】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路のブロック図である。
【図３】図２の各構成の内部ブロック図である。
【図４】図３のエラー判断部の回路図である。
【図５】本発明に係るデューティサイクル補正方法を示す波形図である。
【図６ａ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｂ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｃ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【図６ｄ】本発明に係るデューティサイクル補正機能を有する遅延ロックループ回路の動作シミュレーションを示す波形図である。
【符号の説明】
【００４９】
１００…遅延ロックループブロック
１１０…バッファ
１２０…レジスタ制御遅延部
１２１…第１遅延ライン
１２２…第２遅延ライン
１２３…シフトレジスタ
１２４…シフト制御機
１３０…遅延モデル
１４０…位相検出機
２００…デューティサイクル補正ブロック
２１０…ミキサ
２２０…位相分離機
２３０…ミキサ制御部
３００…エラー判断部
３１０…第１位相検出機
３２０…第２位相検出機
３３０…選択信号生成部
３４０…信号選択部
【特許請求の範囲】
【請求項１】
外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、
前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、
前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部と
を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項２】
前記遅延ロックループブロックは、
前記外部クロックが入力されて前記第１内部クロックを生成するバッファと、
前記第１内部クロックを位相検出信号により増減した遅延量だけ遅延させ、前記複数の第２内部クロックとして出力するレジスタ制御遅延部と、
前記第１内部クロックと前記エラー判断部とを介して出力されたクロックの位相を比較して前記位相検出信号を出力する位相検出機と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項３】
前記レジスタ制御遅延部は、
前記第１内部クロックをレジスタ値だけ遅延させ、前記複数の第２内部クロックとして出力する複数の遅延ラインと、
シフト制御信号に相応する前記レジスタ値を出力するシフトレジスタと、
前記位相検出信号により前記シフトレジスタに前記シフト制御信号を出力するシフト制御機と
を備えることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項４】
前記デューティサイクル補正ブロックは、
制御信号により前記複数の第２内部クロックのデューティサイクルを補正するミキサと、
前記複数の第２内部クロックを用いて前記制御信号を生成するミキサ制御部と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項５】
前記デューティサイクル補正ブロックは、前記ミキサの出力信号の位相を分離して、遅延ロックループクロックとして出力する位相分離機をさらに含むことを特徴とする請求項４に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項６】
前記エラー判断部は、
前記複数の第２内部クロック各々の位相を検出して、複数の位相検出信号を出力する複数の位相検出機と、
前記複数の位相検出信号を組み合わせて、選択信号を生成する選択信号生成部と、
前記選択信号により前記第２内部クロックのうちの１つ又はデューティサイクル補正クロックを出力する信号選択部と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項７】
前記複数の位相検出機は、前記第１内部クロックと前記第２内部クロックの位相を比較して、前記複数の位相検出信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項８】
前記選択信号生成部は、前記複数の位相検出信号が同一の論理レベルを有する場合とそうでない場合について互いに異なるレベルの選択信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項９】
前記選択信号生成部は、
前記複数の検出信号が入力される第１論理素子と、
前記複数の検出信号が入力される第２論理素子と、
前記第２論理素子の出力が入力される第１反転素子と、
前記第１論理素子の出力と前記反転素子の出力が入力される第３論理素子と、
前記第３論理素子の出力が入力されて、前記選択信号を出力する第２反転素子と
を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１０】
前記信号選択部は、
前記選択信号により前記第２内部クロックのうちの１つを出力する第１スイッチング素子と、
前記選択信号により前記デューティサイクル補正クロックを出力する第２スイッチング素子と
を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１１】
前記複数の第２内部クロックのうちの１つは、外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１２】
遅延ロックループブロックと前記遅延ロックループブロックから出力された複数のクロックのデューティサイクルを補正して、デューティサイクル補正クロックとして出力するデューティサイクル補正ブロックを備えたデューティサイクル補正機能を有する遅延ロックループ回路の制御方法であって、
前記遅延ロックループブロックから出力された複数のクロックを用いて前記デューティサイクル補正クロックのエラーを判断するステップと、
前記デューティサイクル補正クロックのエラーを判断した結果に応じて前記デューティサイクル補正クロック、又は前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１３】
前記エラーを判断するステップは、前記複数のクロックの位相を比較してなされることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１４】
前記エラーを判断するステップは、
前記複数のクロックの位相が同一であれば、前記デューティサイクル補正クロックが正常であると判断するステップと、
前記複数のクロックの位相が同一でなければ、前記デューティサイクル補正クロックにエラーが発生したと判断するステップと
を備えることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１５】
前記フィードバックするステップは、
前記デューティサイクル補正クロックが正常であると判断すれば、前記デューティサイクル補正クロックを前記遅延ロックループブロックにフィードバックするステップと、
前記デューティサイクル補正クロックにエラーが発生したと判断すれば、前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
を備えることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１６】
前記複数のクロックのうちの１つは外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１】
外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、
前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、
前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部と
を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項２】
前記遅延ロックループブロックは、
前記外部クロックが入力されて前記第１内部クロックを生成するバッファと、
前記第１内部クロックを位相検出信号により増減した遅延量だけ遅延させ、前記複数の第２内部クロックとして出力するレジスタ制御遅延部と、
前記第１内部クロックと前記エラー判断部とを介して出力されたクロックの位相を比較して前記位相検出信号を出力する位相検出機と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項３】
前記レジスタ制御遅延部は、
前記第１内部クロックをレジスタ値だけ遅延させ、前記複数の第２内部クロックとして出力する複数の遅延ラインと、
シフト制御信号に相応する前記レジスタ値を出力するシフトレジスタと、
前記位相検出信号により前記シフトレジスタに前記シフト制御信号を出力するシフト制御機と
を備えることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項４】
前記デューティサイクル補正ブロックは、
制御信号により前記複数の第２内部クロックのデューティサイクルを補正するミキサと、
前記複数の第２内部クロックを用いて前記制御信号を生成するミキサ制御部と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項５】
前記デューティサイクル補正ブロックは、前記ミキサの出力信号の位相を分離して、遅延ロックループクロックとして出力する位相分離機をさらに含むことを特徴とする請求項４に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項６】
前記エラー判断部は、
前記複数の第２内部クロック各々の位相を検出して、複数の位相検出信号を出力する複数の位相検出機と、
前記複数の位相検出信号を組み合わせて、選択信号を生成する選択信号生成部と、
前記選択信号により前記第２内部クロックのうちの１つ又はデューティサイクル補正クロックを出力する信号選択部と
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項７】
前記複数の位相検出機は、前記第１内部クロックと前記第２内部クロックの位相を比較して、前記複数の位相検出信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項８】
前記選択信号生成部は、前記複数の位相検出信号が同一の論理レベルを有する場合とそうでない場合について互いに異なるレベルの選択信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項９】
前記選択信号生成部は、
前記複数の検出信号が入力される第１論理素子と、
前記複数の検出信号が入力される第２論理素子と、
前記第２論理素子の出力が入力される第１反転素子と、
前記第１論理素子の出力と前記反転素子の出力が入力される第３論理素子と、
前記第３論理素子の出力が入力されて、前記選択信号を出力する第２反転素子と
を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１０】
前記信号選択部は、
前記選択信号により前記第２内部クロックのうちの１つを出力する第１スイッチング素子と、
前記選択信号により前記デューティサイクル補正クロックを出力する第２スイッチング素子と
を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１１】
前記複数の第２内部クロックのうちの１つは、外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
【請求項１２】
遅延ロックループブロックと前記遅延ロックループブロックから出力された複数のクロックのデューティサイクルを補正して、デューティサイクル補正クロックとして出力するデューティサイクル補正ブロックを備えたデューティサイクル補正機能を有する遅延ロックループ回路の制御方法であって、
前記遅延ロックループブロックから出力された複数のクロックを用いて前記デューティサイクル補正クロックのエラーを判断するステップと、
前記デューティサイクル補正クロックのエラーを判断した結果に応じて前記デューティサイクル補正クロック、又は前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１３】
前記エラーを判断するステップは、前記複数のクロックの位相を比較してなされることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１４】
前記エラーを判断するステップは、
前記複数のクロックの位相が同一であれば、前記デューティサイクル補正クロックが正常であると判断するステップと、
前記複数のクロックの位相が同一でなければ、前記デューティサイクル補正クロックにエラーが発生したと判断するステップと
を備えることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１５】
前記フィードバックするステップは、
前記デューティサイクル補正クロックが正常であると判断すれば、前記デューティサイクル補正クロックを前記遅延ロックループブロックにフィードバックするステップと、
前記デューティサイクル補正クロックにエラーが発生したと判断すれば、前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
を備えることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【請求項１６】
前記複数のクロックのうちの１つは外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【公開番号】特開２００８−１９９５７３（Ｐ２００８−１９９５７３Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−２２６７１９（Ｐ２００７−２２６７１９）
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年８月３１日（２００７．８．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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