電圧制御遅延装置およびＤＬＬ回路
【課題】 サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い電圧制御遅延装置を提供する。
【解決手段】 本発明の電圧制御遅延装置は、入力された制御電圧を電流に変換する電圧電流変換部１０８を含み、該電圧電流変換部１０８により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部１０８は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。
【解決手段】 本発明の電圧制御遅延装置は、入力された制御電圧を電流に変換する電圧電流変換部１０８を含み、該電圧電流変換部１０８により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部１０８は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御遅延装置およびＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
半導体集積回路において、クロックやデータをある一定時間遅延させるために電圧制御遅延素子（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ：ＶＣＤＬ）が利用される。この電圧制御遅延素子は、入力電圧に応じて決まった遅延時間を発生する。また近年は、擬似的にクロック周波数を上げる目的で多相クロックが多く利用される。その多相クロックを生成する手段としてＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）がよく用いられるが、このＤＬＬの内部において多相クロックの位相差となる遅延時間を発生させるのに電圧制御遅延素子が用いられる。
【０００３】
図１には、簡単な電圧制御遅延素子の構成が示されている。図１において、ｃｋｉは入力クロック、ｃｋｏは出力クロック、Ｖｃｏｎｔは遅延時間制御電圧である。点線で囲まれた単位を電圧制御遅延素子１段と考え、図１は２段接続された構成となっている。ただし１段通過後のｃｋｍはｃｋｉの反転クロックが出力される。
【０００４】
図１のＶｃｏｎｔによってＰｃｈＴｒ１０１，１０２の電流が制御され、該電流が増加すると、ｃｋｉに対するｃｋｏの遅延時間が短くなる。また逆に、該電流が減少すると、ｃｋｉに対するｃｋｏの遅延時間は長くなる。また、ＮｃｈＴｒ１０３，１０４はスイッチの動作をし、ＮｃｈＴｒ１０３，１０４のいずれかがオンしている時は該ＮｃｈＴｒのドレインノードを引き下げる。
【０００５】
図２には、各ノードのクロック波形が示されている。ｃｋｉは入力される波形である。また、ｃｋｍは電圧制御遅延素子一段の遅延量Δｄだけ遅れて反転クロックが出力される。また、ｃｋｏはｃｋｉよりΔｄ＊２遅れて出力される。遅延時間Δｄは遅延時間制御電圧Ｖｃｏｎｔによりコントロールされる。
【０００６】
また、図３には、ＮｃｈＴｒ側とＰｃｈＴｒ側が対称になるようにＮｃｈＴｒ側にも可変電流源を設けた構成が示されている。図３の構成の場合、遅延時間制御電圧ＶｃｏｎｔによりＮｃｈ側とＰｃｈ側の電流源Ｔｒは同じ電流を流し、ｃｋｍやｃｋｏの立上り時間と立下り時間が同じとなる。遅延時間制御電圧Ｖｃｏｎｔを変化させると、それに伴って遅延時間Δｄが変化することは図１と同様である。また、ＰｃｈＴｒ１０５，１０６，１０７はカレントミラーを構成しており、ＰｃｈＴｒ１０５がそのマスターとなっている。
【０００７】
図４には、制御電圧―遅延時間特性が示されている。図３の構成の場合には、制御電圧が上がるほど遅延時間が短くなる。図４において例えば制御電圧Ｖｃｏｎｔ＝Ｖｄの時に遅延時間はＴｄとなる。
【０００８】
以上のような電圧制御遅延素子は半導体集積回路上に搭載される。また昨今の半導体プロセスは９０ｎｍプロセスや６５ｎｍプロセスといった非常に微細なプロセスが主流となってきている。このように微細なプロセスの場合、デバイス（トランジスタ）の製造精度を上げることが困難であり、製造後のトランジスタには少なからず特性上のばらつきが存在する。例えば複数のサンプル間のＴｒ（トランジスタ）のしきい値ばらつきが３σ＝１００ｍＶといったように、特にアナログ回路においてはしきい値電圧が大きくばらつくと、その機能を満たせなくなってしまう場合さえありえる。在来の電圧制御遅延素子においては、このトランジスタばらつきによって、例えば同じ制御電圧を入力してもサンプルによって遅延時間が変わってしまう。図５に３種類のサンプル（ｓａｍｐｌｅ１，ｓａｍｐｌｅ２，ｓａｍｐｌｅ３）の電圧制御遅延素子の制御電圧―遅延時間特性を示す。ｓａｍｐｌｅ１は標準的なサンプル、ｓａｍｐｌｅ２は遅延時間が短いサンプル（例えばＴｒのしきい値電圧が低い）、ｓａｍｐｌｅ３は遅延時間が長いサンプル（例えばＴｒのしきい値電圧が高い）である。この３種類のサンプルにおいて同一の遅延時間Ｔｄを生成したい場合、入力すべき制御電圧は、それぞれＶｄ１，Ｖｄ２，Ｖｄ３となる。図５のような制御電圧―遅延時間特性の場合には、制御電圧がサンプル毎に大幅に変わってしまう。また制御電圧に対する遅延時間のゲインも変わっている。このようにサンプルによって電圧制御遅延素子の特性が変わってしまうと、高精度な遅延時間を生成したい場合や、またＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）内の遅延素子として使用する場合などには使用しづらいものとなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い（すなわち、すべてのサンプルにおいて図４のような制御電圧―遅延時間特性にすることの可能な）電圧制御遅延装置およびＤＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１記載の発明は、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有していることを特徴とする電圧制御遅延装置である。
【００１１】
また、請求項２記載の発明は、請求項１記載の電圧制御遅延装置において、前記電圧電流変換部は、オペアンプ及び抵抗素子を備え、オペアンプのバーチャルショートにより、入力された制御電圧を抵抗素子の抵抗値で決定される電流に変換することを特徴としている。
【００１２】
また、請求項３記載の発明は、請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっていることを特徴としている。
【００１３】
また、請求項４記載の発明は、請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっていることを特徴としている。
【００１４】
また、請求項５記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路である。
【００１５】
また、請求項６記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路である。
【発明の効果】
【００１６】
請求項１乃至請求項４記載の発明によれば、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有しているので、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性にほとんどばらつきのない（すべてのサンプルにおいて制御電圧―遅延時間特性がトランジスタなどの構成素子の特性のばらつきの影響を受け難い）電圧制御遅延装置を提供することができる。
【００１７】
特に、請求項３記載の発明によれば、請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっているので、電圧電流変換部の電圧電流変換ゲイン（電圧電流変換利得）を可変にすることができる（すなわち、所望の電圧電流変換利得を設定することが可能となる）。
【００１８】
また、請求項４記載の発明によれば、請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっているので、遅い遅延を生成しようとする場合に、信号の立上り立下りがなまることによって信号振幅が減衰し消滅してしまうことを有効に防止することができる。
【００１９】
また、請求項５記載の発明によれば、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないＤＬＬ回路を実現することができる。
【００２０】
また、請求項６記載の発明によれば、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないＤＬＬ回路を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態を図面に基づいて説明する。
【００２２】
図６は、本発明に係る電圧制御遅延装置（電圧制御遅延回路）の構成例を示す図である。図６を参照すると、電圧電流変換部１０８（図６の点線で囲まれたブロック）は、オペアンプ１１１と、抵抗素子１１２と、電流源ＰｃｈＴｒ１１３とにより構成されている。ここで、オペアンプ１１１の負入力には、遅延時間制御電圧Ｖｃｏｎｔが入力され、オペアンプ１１１の出力は電流源ＰｃｈＴｒ１１３のゲートｐｐに接続される。また、電流源ＰｃｈＴｒ１１３は、ゲートｐｐの電圧に応じて電流Ｉｄを抵抗素子１１２（抵抗値Ｒ）に流し込む。また、抵抗素子１１２は、一端がＧＮＤに接続され、電流Ｉｄによって他端ＶｃｏｎｔｍにＩｄ＊Ｒの電位を発生させる。ノードＶｃｏｎｔｍはオペアンプ１１１の正入力に接続される。以上のように電圧電流変換部１０８はオペアンプ１１１を含んだ負帰還回路となっている。この負帰還作用によりノードＶｃｏｎｔｍは遅延時間制御電圧Ｖｃｏｎｔと同電位になるように制御される（バーチャルショート）。
【００２３】
また、オペアンプ１１１のゲインや帯域は、この負帰還ループの安定性や制御精度を考慮して決定される。また、図６には示されていないが、負帰還ループを安定にするための容量やフィルタを適宜追加することができる。オペアンプ１１１のバーチャルショートによりＶｃｏｎｔｍとＶｃｏｎｔはほぼ同電位となり、Ｉｄ＝Ｖｃｏｎｔ／Ｒという式が成り立つ。この式により、ＩｄとＶｃｏｎｔの間には線形性が成り立ち、そのゲインは１／Ｒとなる。つまり電圧電流変換特性は抵抗素子１１２の抵抗値Ｒで決定され、抵抗素子１１２のばらつきのみに依存する。
【００２４】
図６において、オペアンプ１１１の出力ノードｐｐを各電流源ＰｃｈＴｒ１１４〜１１７のゲートに接続することにより、各電流源ＰｃｈＴｒ１１４〜１１７のサイズがＰｃｈＴｒ１１３と同じとした場合、それぞれ同じ電流Ｉｄを生成する。また、ＮｃｈＴｒ１１８〜１２１はカレントミラーを構成しており、ＮｃｈＴｒ１１８がそのマスターとなっており電流Ｉｄを折り返している。このようにして、各電圧制御遅延素子にはスイッチングに応じて各電流源Ｔｒから電流Ｉｄが流れる。
【００２５】
図７は電圧制御遅延素子における過渡的な電流の流れを示す図である。なお、図７はノードｃｋｍの電位が上昇する場合の図である。図７において、まずｃｋｉが立ち下がることにより、ＰｃｈＴｒ１０９がオンし、電流源Ｔｒ１１０から電流Ｉｄが流れる。ノードｃｋｍには次段のゲート容量や配線容量などの寄生容量Ｃｐが存在し、電流Ｉｄにより充電される。この電流Ｉｄが寄生容量Ｃｐを充電する時間が長いほど遅延時間は長くなり、充電時間が短いほど遅延時間は短くなる。放電時間においても同様である。寄生容量自体のばらつきはそれほど大きくないと仮定すれば、電流Ｉｄがサンプルばらつきによらず一定に制御することが出来れば、遅延時間をコントロールすることが出来る。図６においては電圧電流変換部１０８によってサンプルばらつきによらない電流Ｉｄを生成できるため、制御電圧−遅延時間特性がサンプルばらつきに依存しない電圧制御遅延装置（電圧制御遅延回路）を実現することが出来る。例えば図３の電圧制御遅延回路が図５のようなサンプルばらつきとなる場合に、図６のような回路構成にすることによって、トランジスタ特性がサンプルによりばらついたとしても、制御電圧−遅延時間特性は、理想的には図４のようになる。
【００２６】
実際にＳＰＩＣＥを使用してシミュレーションした結果を次に示す。
【００２７】
シミュレーションに際しては、９０ｎｍプロセスのデバイスパラメータを使用し、図３の回路と図６の回路について行った。図３、図６の電圧制御遅延素子のトランジスタサイズは同一とする。図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを図８、図９に示す。ここで、電圧制御遅延素子の段数は４段構成としている。また、サンプルばらつきとして３種類（ｔｙｐ，ｓｌｏｗ，ｆａｓｔ）の場合についてシミュレーションを行った。ｓｌｏｗサンプルのトランジスタはｔｙｐサンプルと比較して電流駆動能力的に劣り、ｆａｓｔサンプルはｔｙｐサンプルよりも優れている。具体的には例えばしきい値電圧はｓｌｏｗサンプルはｔｙｐサンプルよりも約１００ｍＶ高く、ｆａｓｔサンプルはｔｙｐサンプルよりも約１００ｍＶ低い。図３の回路の制御電圧−遅延時間特性を示す図８を参照すると、サンプルにより遅延時間が大きくばらついていることがわかる。例えば５００ｐｓの遅延を生成したい場合、ｔｙｐサンプルは制御電圧Ｖｃｏｎｔとして約０．４６Ｖ、ｓｌｏｗサンプルは約０．６７Ｖ、ｆａｓｔサンプルは約０．３３Ｖ入力する必要がある。サンプルによってＶｃｏｎｔとしては３４０ｍＶもばらつくことになる。これに対し、図６の回路の制御電圧−遅延時間特性を示す図９における３種類（ｔｙｐ，ｓｌｏｗ，ｆａｓｔ）のトランジスタばらつきは図８のそれと同様であるが、図９の制御電圧−遅延時間特性は、図８と比較して、かなりばらつきが抑えられている。５００ｐｓの遅延時間を生成しようとした場合には、ｔｙｐ，ｆａｓｔサンプルともに制御電圧は約０．５２Ｖ、ｓｌｏｗサンプルは約０．５８Ｖと、サンプルによってトランジスタの特性がばらついたとしても６０ｍＶの間に収まっている。
【００２８】
図１０は、図６における電圧電流変換部１０８の抵抗素子を可変抵抗にした場合の構成を示す図である。図１０の回路も基本的に図６と同様の動作であるが、抵抗素子を可変抵抗（Ｒｖａｌ）にしたことにより電圧電流変換部１２２の電圧電流変換ゲイン（利得）を可変にすることが出来る。つまりＩｄ＝Ｖｃｏｎｔ／Ｒｖａｌという式が成り立ち、制御電圧−遅延時間特性のゲイン（利得）をＲｖａｌの値によって変化させることができる。例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）内部でこの電圧制御遅延回路を使用する場合などに、ＤＬＬのループゲインに合わせてＲｖａｌの値を変えることも可能である。
【００２９】
また、図１１は、図１０の回路において電圧制御遅延素子を差動構成にした場合の電圧制御遅延回路を示す図である。図１１において、点線で囲まれたブロック１２３が差動の電圧制御遅延素子１段である。ＰｃｈＴｒ１２４，１２５は負荷トランジスタであり、ＮｃｈＴｒ１２６，１２７はスイッチトランジスタであり、ＮｃｈＴｒ１５０は電流源トランジスタである。特に入力が差動クロックの場合には、図１１の回路が使用される。すなわち、図１０の場合、あまり遅い遅延を生成しようとすると、立上り立下りがなまることによって信号振幅が減衰し消滅してしまうこともありえる。これに対し、図１１のように差動にすることによって、コモンモード電圧は除去され小振幅の場合でも伝送できる可能性は高くなる。
【００３０】
また、図１２は図６の電圧制御遅延回路をＤＬＬに使用した場合の構成を示す図である。図１２において、ＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）１２８が図６の電圧制御遅延回路であり、制御電圧Ｖｃｏｎｔが入力されて、入力クロックｃｋｉを遅延させるようになっている。また、ＶＣＤＬ１２８からは、ｃｋ０，ｃｋ１がループ制御用にリファレンスとして出力され、また、多相クロックｃｋｏが生成される。また、ＸＯＲ１２９は排他的論理和ゲートであり、ｃｋ０，ｃｋ１が入力され、その２つのクロックの排他的論理和ｃｋｍを出力するようになっている。つまり、ｃｋ０，ｃｋ１が共に周期Ｔでｄｕｔｙ５０％のクロックであり位相がＴ／４ずれている場合には、ｃｋｍとして周期Ｔ／２でｄｕｔｙ５０％のクロックが出力される。また、Ｆｉｌｔｅｒ１３０はクロックｃｋｍが入力され制御電圧Ｖｃｏｎｔを出力するフィルタである。Ｖｃｏｎｔを安定した電圧として出力するため、フィルタの帯域としてはクロックｃｋｍの周波数に比べて十分低くする必要がある。このように、図１２の例では、ＶＣＤＬ１２８，ＸＯＲ１２９，Ｆｉｌｔｅｒ１３０によって、入力クロックｃｋｉから多相クロックｃｋｏを出力するＤＬＬ回路が構成されている。
【００３１】
図１３には、図１２におけるＸＯＲ１２９の構成例が示されている。図１３において１３２〜１３４はインバータ、１３１はマルチプレクサである。マルチプレクサ１３１は、ｃｋ０の正転クロックと反転クロックが入力されるときに、ｃｋ１の状態によっていずれかのクロックをｃｋｍとして出力するようになっている。図１４を用いてこの動作を説明する。図１４においてｃｋ０，ｃｋ１はともに周期Ｔでｄｕｔｙ５０％のクロックである。図１３の構成により、ｃｋ１がＬの時にはｃｋ０がそのまま出力され、ｃｋ１がＨの時にはｃｋ０の反転が出力される。つまりｃｋ０とｃｋ１の位相差がＴ／４の場合、ｃｋｍは周期Ｔ／２，ｄｕｔｙ５０％のクロックとなる。ｃｋｍのｄｕｔｙが５０％の場合にはＦｉｌｔｅｒ１３０通過後の電圧Ｖｃｏｎｔは安定した状態となる。図１５には、Ｖｃｏｎｔが安定した状態（ＤＬＬがロックした状態）での多相クロック出力ｃｋｏが示されている。なお、図１５では、多相クロック出力ｃｋｏが４層の場合を想定しており、ＶＣＤＬ１２８の電圧制御遅延素子の段数は４段とする。図１２のＤＬＬがロックした状態ではｃｋ０，ｃｋ１の位相差がＴ／４となっており、つまり電圧制御遅延素子１段の遅延時間がＴ／４となっている。
【００３２】
また、図１６は、図６の電圧制御遅延回路をＤＬＬに使用した場合の別の構成例を示す図である。図１６において、ＶＣＤＬ１３５が図６の電圧制御遅延回路であり、制御電圧Ｖｃｏｎｔが入力されて、入力クロックｃｋｉを遅延させるようになっている。また、ＶＣＤＬ１３５からは、ｃｋ０，ｃｋｎがループ制御用にリファレンスとして出力され、また、多相クロックｃｋｏが生成される。また、ＰＤ１３６は位相比較器であり、ＰＤ１３６には、ｃｋ０，ｃｋｎが入力され、その２つのクロックの位相を比較し、その結果によってｕｐｂ，ｄｎ信号を出力するようになっている。また、ＣＰ１３７はチャージポンプであり、ｕｐｂ，ｄｎが入力され、それによって多相クロックｃｐｏを出力するようになっている。また、Ｆｉｌｔｅｒ１３８はｃｐｏが入力され制御電圧Ｖｃｏｎｔを生成するフィルタである。Ｖｃｏｎｔを安定した電圧として出力するため、フィルタの帯域としてはクロックｃｋ０，ｃｋｎの周波数に比べて十分低くする必要がある。このように、図１６の例では、ＶＣＤＬ１３５，ＰＤ１３６，ＣＰ１３７，Ｆｉｌｔｅｒ１３８によって、入力クロックｃｋｉから多相クロックｃｋｏを出力するＤＬＬ回路が構成されている。
【００３３】
図１７には、図１６におけるＰＤ１３６の構成例が示されている。図１７において、１４２〜１４４はインバータ、１４１はＮＡＮＤゲート、１３９，１４０はＦＦ（フリップフロップ）である。ＦＦ１３９，１４０は、データ入力部は常にＨ電位となっており、それぞれｃｋ０，ｃｋｎに従ってＨ電位を取り込み、ｒｂによってリセットされる。また、ＮＡＮＤゲート１４１は、ＦＦ１３９，ＦＦ１４０の出力ａ，ｂが入力され、ｒｂを出力する。また、ノードａ，ｂは、それぞれ、インバータ１４２，インバータ１４３，１４４を通して、ｕｐｂ，ｄｎとなるが、インバータの段数が異なるのは後述するチャージポンプの構成に対応するためである。
【００３４】
図１８を用いて図１７の動作を説明する。図１８にノードｃｋ０，ｃｋｎ，ａ，ｂ，ｒｂ，ｕｐｂ，ｄｎそれぞれの波形を示す。ｃｋ０とｃｋｎは位相差がΔｔであり、立ち上がった時点でそれぞれａ，ｂが立ち上がる。ａ，ｂが同時にＨ電位の状態になると、ＮＡＮＤゲート１４１によってｒｂは立ち下がる。ｒｂが立ち下がることによってＦＦ１３９，１４０にリセットがかかり、それぞれの出力ａ，ｂは立ち下がる。それによってＮＡＮＤゲート１４１の出力ｒｂは立ち上がる。よって図１８のような波形になる。ｄｎはｂの正転がそのまま出力されるが、ｕｐｂはａの反転が出力される。ｕｐｂはＬ状態がアクティブ、ｄｎはＨ状態がアクティブとすると、ｕｐｂの方がアクティブ期間がｄｎよりもΔｔだけ長くなっている。つまり、入力されるクロックｃｋ０，ｃｋｎの位相差Δｔをそのまま保持して、ｕｐｂとｄｎのアクティブ期間の差として取り出している。
【００３５】
図１９には、図１６におけるＣＰ１３７の構成例が示されている。図１９において、チャージポンプは、ｕｐ用電流源である電流源Ｉｐと、ｄｎ用電流源である電流源Ｉｎと、ｕｐ用スイッチトランジスタ１４５と、ｄｎ用スイッチトランジスタ１４６とによって構成されている。ｕｐ用スイッチトランジスタ１４５はｐｃｈＴｒであるため、入力信号としてはｕｐの反転のｕｐｂが入力される。つまり、ｕｐｂがＬ電位のとき電流源Ｉｐはｃｐｏに電流を流し込み、ｄｎがＨ電位のとき電流源Ｉｎはｃｐｏから電流を引き抜く。電流源Ｉｐと電流源Ｉｎの電流値は等しいものとする。
【００３６】
図２０には、図１６のＤＬＬ回路のＶｃｏｎｔが安定した状態（ＤＬＬがロックした状態）でのｃｋ０，ｃｋｎ，ｕｐｂ，ｄｎが示されている。図２０において、ＤＬＬがロックした状態ではｃｋ０，ｃｋｎの位相は一致（ｃｋｎの位相がｃｋ０よりも周期Ｔ遅れた状態）しており、よってｕｐｂとｄｎのアクティブ期間は同じ時間となる。よってチャージポンプによってｃｐｏに流れ込む電荷と引き抜かれる電荷は等しくなり、Ｖｃｏｎｔは安定した電圧となる。その時、ＶＣＤＬにおいてｃｋ０とｃｋｎの間の電圧制御遅延素子の段数がｎ段であったと仮定すると、Ｔ／ｎの位相差をもつ多相クロックをｃｋｏとして出力することが出来る。
【産業上の利用可能性】
【００３７】
本発明は、半導体集積回路に利用可能である。
【図面の簡単な説明】
【００３８】
【図１】簡単な電圧制御遅延素子の構成を示す図である。
【図２】各ノードのクロック波形を示す図である。
【図３】ＮｃｈＴｒ側とＰｃｈＴｒ側が対称になるようにＮｃｈＴｒ側にも可変電流源を設けた構成を示す図である。
【図４】制御電圧―遅延時間特性を示す図である。
【図５】３種類のサンプル（ｓａｍｐｌｅ１，ｓａｍｐｌｅ２，ｓａｍｐｌｅ３）の電圧制御遅延素子の制御電圧―遅延時間特性を示す図である。
【図６】本発明に係る電圧制御遅延装置（電圧制御遅延回路）の構成例を示す図である。
【図７】電圧制御遅延素子における過渡的な電流の流れを示す図である。
【図８】図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを示す図である。
【図９】図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを示す図である。
【図１０】図６における電圧電流変換部の抵抗素子を可変抵抗にした場合の構成を示す図である。
【図１１】図１０の回路において電圧制御遅延素子を差動構成にした場合の電圧制御遅延回路を示す図である。
【図１２】図６の電圧制御遅延回路をＤＬＬに使用した場合の構成を示す図である。
【図１３】図１２におけるＸＯＲの構成例を示す図である。
【図１４】図１３のマルチプレクサの動作を説明するための図である。
【図１５】Ｖｃｏｎｔが安定した状態（ＤＬＬがロックした状態）での多相クロック出力ｃｋｏを示す図である。
【図１６】図６の電圧制御遅延回路をＤＬＬに使用した場合の別の構成例を示す図である。
【図１７】図１６におけるＰＤの構成例を示す図である。
【図１８】図１７のＰＤの動作を説明するための図である。
【図１９】図１６におけるＣＰの構成例を示す図である。
【図２０】図１６のＤＬＬ回路のＶｃｏｎｔが安定した状態（ＤＬＬがロックした状態）でのｃｋ０，ｃｋｎ，ｕｐｂ，ｄｎを示す図である。
【符号の説明】
【００３９】
１０８，１２２ 電圧電流変換部
１１０ 電流源Ｔｒ
１１１ オペアンプ
１１２ 抵抗素子
１１３〜１１７ 電流源ＰｃｈＴｒ
１１８〜１２１ ＮｃｈＴｒ
１２３ 差動の電圧制御遅延素子１段
１２４，１２５ ＰｃｈＴｒ
１２６，１２７，１５０ ＮｃｈＴｒ
１２８，１３５ ＶＣＤＬ
１２９ ＸＯＲ
１３０，１３８ Ｆｉｌｔｅｒ
１３１ マルチプレクサ
１３２〜１３４ インバータ
１３６ ＰＤ（位相比較器）
１３７ ＣＰ（チャージポンプ）
１３９，１４０ ＦＦ
１４１ ＮＡＮＤゲート
１４２〜１４４ インバータ
【技術分野】
【０００１】
本発明は、電圧制御遅延装置およびＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
半導体集積回路において、クロックやデータをある一定時間遅延させるために電圧制御遅延素子（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ：ＶＣＤＬ）が利用される。この電圧制御遅延素子は、入力電圧に応じて決まった遅延時間を発生する。また近年は、擬似的にクロック周波数を上げる目的で多相クロックが多く利用される。その多相クロックを生成する手段としてＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）がよく用いられるが、このＤＬＬの内部において多相クロックの位相差となる遅延時間を発生させるのに電圧制御遅延素子が用いられる。
【０００３】
図１には、簡単な電圧制御遅延素子の構成が示されている。図１において、ｃｋｉは入力クロック、ｃｋｏは出力クロック、Ｖｃｏｎｔは遅延時間制御電圧である。点線で囲まれた単位を電圧制御遅延素子１段と考え、図１は２段接続された構成となっている。ただし１段通過後のｃｋｍはｃｋｉの反転クロックが出力される。
【０００４】
図１のＶｃｏｎｔによってＰｃｈＴｒ１０１，１０２の電流が制御され、該電流が増加すると、ｃｋｉに対するｃｋｏの遅延時間が短くなる。また逆に、該電流が減少すると、ｃｋｉに対するｃｋｏの遅延時間は長くなる。また、ＮｃｈＴｒ１０３，１０４はスイッチの動作をし、ＮｃｈＴｒ１０３，１０４のいずれかがオンしている時は該ＮｃｈＴｒのドレインノードを引き下げる。
【０００５】
図２には、各ノードのクロック波形が示されている。ｃｋｉは入力される波形である。また、ｃｋｍは電圧制御遅延素子一段の遅延量Δｄだけ遅れて反転クロックが出力される。また、ｃｋｏはｃｋｉよりΔｄ＊２遅れて出力される。遅延時間Δｄは遅延時間制御電圧Ｖｃｏｎｔによりコントロールされる。
【０００６】
また、図３には、ＮｃｈＴｒ側とＰｃｈＴｒ側が対称になるようにＮｃｈＴｒ側にも可変電流源を設けた構成が示されている。図３の構成の場合、遅延時間制御電圧ＶｃｏｎｔによりＮｃｈ側とＰｃｈ側の電流源Ｔｒは同じ電流を流し、ｃｋｍやｃｋｏの立上り時間と立下り時間が同じとなる。遅延時間制御電圧Ｖｃｏｎｔを変化させると、それに伴って遅延時間Δｄが変化することは図１と同様である。また、ＰｃｈＴｒ１０５，１０６，１０７はカレントミラーを構成しており、ＰｃｈＴｒ１０５がそのマスターとなっている。
【０００７】
図４には、制御電圧―遅延時間特性が示されている。図３の構成の場合には、制御電圧が上がるほど遅延時間が短くなる。図４において例えば制御電圧Ｖｃｏｎｔ＝Ｖｄの時に遅延時間はＴｄとなる。
【０００８】
以上のような電圧制御遅延素子は半導体集積回路上に搭載される。また昨今の半導体プロセスは９０ｎｍプロセスや６５ｎｍプロセスといった非常に微細なプロセスが主流となってきている。このように微細なプロセスの場合、デバイス（トランジスタ）の製造精度を上げることが困難であり、製造後のトランジスタには少なからず特性上のばらつきが存在する。例えば複数のサンプル間のＴｒ（トランジスタ）のしきい値ばらつきが３σ＝１００ｍＶといったように、特にアナログ回路においてはしきい値電圧が大きくばらつくと、その機能を満たせなくなってしまう場合さえありえる。在来の電圧制御遅延素子においては、このトランジスタばらつきによって、例えば同じ制御電圧を入力してもサンプルによって遅延時間が変わってしまう。図５に３種類のサンプル（ｓａｍｐｌｅ１，ｓａｍｐｌｅ２，ｓａｍｐｌｅ３）の電圧制御遅延素子の制御電圧―遅延時間特性を示す。ｓａｍｐｌｅ１は標準的なサンプル、ｓａｍｐｌｅ２は遅延時間が短いサンプル（例えばＴｒのしきい値電圧が低い）、ｓａｍｐｌｅ３は遅延時間が長いサンプル（例えばＴｒのしきい値電圧が高い）である。この３種類のサンプルにおいて同一の遅延時間Ｔｄを生成したい場合、入力すべき制御電圧は、それぞれＶｄ１，Ｖｄ２，Ｖｄ３となる。図５のような制御電圧―遅延時間特性の場合には、制御電圧がサンプル毎に大幅に変わってしまう。また制御電圧に対する遅延時間のゲインも変わっている。このようにサンプルによって電圧制御遅延素子の特性が変わってしまうと、高精度な遅延時間を生成したい場合や、またＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）内の遅延素子として使用する場合などには使用しづらいものとなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い（すなわち、すべてのサンプルにおいて図４のような制御電圧―遅延時間特性にすることの可能な）電圧制御遅延装置およびＤＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１記載の発明は、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有していることを特徴とする電圧制御遅延装置である。
【００１１】
また、請求項２記載の発明は、請求項１記載の電圧制御遅延装置において、前記電圧電流変換部は、オペアンプ及び抵抗素子を備え、オペアンプのバーチャルショートにより、入力された制御電圧を抵抗素子の抵抗値で決定される電流に変換することを特徴としている。
【００１２】
また、請求項３記載の発明は、請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっていることを特徴としている。
【００１３】
また、請求項４記載の発明は、請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっていることを特徴としている。
【００１４】
また、請求項５記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路である。
【００１５】
また、請求項６記載の発明は、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路である。
【発明の効果】
【００１６】
請求項１乃至請求項４記載の発明によれば、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有しているので、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性にほとんどばらつきのない（すべてのサンプルにおいて制御電圧―遅延時間特性がトランジスタなどの構成素子の特性のばらつきの影響を受け難い）電圧制御遅延装置を提供することができる。
【００１７】
特に、請求項３記載の発明によれば、請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっているので、電圧電流変換部の電圧電流変換ゲイン（電圧電流変換利得）を可変にすることができる（すなわち、所望の電圧電流変換利得を設定することが可能となる）。
【００１８】
また、請求項４記載の発明によれば、請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっているので、遅い遅延を生成しようとする場合に、信号の立上り立下りがなまることによって信号振幅が減衰し消滅してしまうことを有効に防止することができる。
【００１９】
また、請求項５記載の発明によれば、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないＤＬＬ回路を実現することができる。
【００２０】
また、請求項６記載の発明によれば、請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないＤＬＬ回路を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態を図面に基づいて説明する。
【００２２】
図６は、本発明に係る電圧制御遅延装置（電圧制御遅延回路）の構成例を示す図である。図６を参照すると、電圧電流変換部１０８（図６の点線で囲まれたブロック）は、オペアンプ１１１と、抵抗素子１１２と、電流源ＰｃｈＴｒ１１３とにより構成されている。ここで、オペアンプ１１１の負入力には、遅延時間制御電圧Ｖｃｏｎｔが入力され、オペアンプ１１１の出力は電流源ＰｃｈＴｒ１１３のゲートｐｐに接続される。また、電流源ＰｃｈＴｒ１１３は、ゲートｐｐの電圧に応じて電流Ｉｄを抵抗素子１１２（抵抗値Ｒ）に流し込む。また、抵抗素子１１２は、一端がＧＮＤに接続され、電流Ｉｄによって他端ＶｃｏｎｔｍにＩｄ＊Ｒの電位を発生させる。ノードＶｃｏｎｔｍはオペアンプ１１１の正入力に接続される。以上のように電圧電流変換部１０８はオペアンプ１１１を含んだ負帰還回路となっている。この負帰還作用によりノードＶｃｏｎｔｍは遅延時間制御電圧Ｖｃｏｎｔと同電位になるように制御される（バーチャルショート）。
【００２３】
また、オペアンプ１１１のゲインや帯域は、この負帰還ループの安定性や制御精度を考慮して決定される。また、図６には示されていないが、負帰還ループを安定にするための容量やフィルタを適宜追加することができる。オペアンプ１１１のバーチャルショートによりＶｃｏｎｔｍとＶｃｏｎｔはほぼ同電位となり、Ｉｄ＝Ｖｃｏｎｔ／Ｒという式が成り立つ。この式により、ＩｄとＶｃｏｎｔの間には線形性が成り立ち、そのゲインは１／Ｒとなる。つまり電圧電流変換特性は抵抗素子１１２の抵抗値Ｒで決定され、抵抗素子１１２のばらつきのみに依存する。
【００２４】
図６において、オペアンプ１１１の出力ノードｐｐを各電流源ＰｃｈＴｒ１１４〜１１７のゲートに接続することにより、各電流源ＰｃｈＴｒ１１４〜１１７のサイズがＰｃｈＴｒ１１３と同じとした場合、それぞれ同じ電流Ｉｄを生成する。また、ＮｃｈＴｒ１１８〜１２１はカレントミラーを構成しており、ＮｃｈＴｒ１１８がそのマスターとなっており電流Ｉｄを折り返している。このようにして、各電圧制御遅延素子にはスイッチングに応じて各電流源Ｔｒから電流Ｉｄが流れる。
【００２５】
図７は電圧制御遅延素子における過渡的な電流の流れを示す図である。なお、図７はノードｃｋｍの電位が上昇する場合の図である。図７において、まずｃｋｉが立ち下がることにより、ＰｃｈＴｒ１０９がオンし、電流源Ｔｒ１１０から電流Ｉｄが流れる。ノードｃｋｍには次段のゲート容量や配線容量などの寄生容量Ｃｐが存在し、電流Ｉｄにより充電される。この電流Ｉｄが寄生容量Ｃｐを充電する時間が長いほど遅延時間は長くなり、充電時間が短いほど遅延時間は短くなる。放電時間においても同様である。寄生容量自体のばらつきはそれほど大きくないと仮定すれば、電流Ｉｄがサンプルばらつきによらず一定に制御することが出来れば、遅延時間をコントロールすることが出来る。図６においては電圧電流変換部１０８によってサンプルばらつきによらない電流Ｉｄを生成できるため、制御電圧−遅延時間特性がサンプルばらつきに依存しない電圧制御遅延装置（電圧制御遅延回路）を実現することが出来る。例えば図３の電圧制御遅延回路が図５のようなサンプルばらつきとなる場合に、図６のような回路構成にすることによって、トランジスタ特性がサンプルによりばらついたとしても、制御電圧−遅延時間特性は、理想的には図４のようになる。
【００２６】
実際にＳＰＩＣＥを使用してシミュレーションした結果を次に示す。
【００２７】
シミュレーションに際しては、９０ｎｍプロセスのデバイスパラメータを使用し、図３の回路と図６の回路について行った。図３、図６の電圧制御遅延素子のトランジスタサイズは同一とする。図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを図８、図９に示す。ここで、電圧制御遅延素子の段数は４段構成としている。また、サンプルばらつきとして３種類（ｔｙｐ，ｓｌｏｗ，ｆａｓｔ）の場合についてシミュレーションを行った。ｓｌｏｗサンプルのトランジスタはｔｙｐサンプルと比較して電流駆動能力的に劣り、ｆａｓｔサンプルはｔｙｐサンプルよりも優れている。具体的には例えばしきい値電圧はｓｌｏｗサンプルはｔｙｐサンプルよりも約１００ｍＶ高く、ｆａｓｔサンプルはｔｙｐサンプルよりも約１００ｍＶ低い。図３の回路の制御電圧−遅延時間特性を示す図８を参照すると、サンプルにより遅延時間が大きくばらついていることがわかる。例えば５００ｐｓの遅延を生成したい場合、ｔｙｐサンプルは制御電圧Ｖｃｏｎｔとして約０．４６Ｖ、ｓｌｏｗサンプルは約０．６７Ｖ、ｆａｓｔサンプルは約０．３３Ｖ入力する必要がある。サンプルによってＶｃｏｎｔとしては３４０ｍＶもばらつくことになる。これに対し、図６の回路の制御電圧−遅延時間特性を示す図９における３種類（ｔｙｐ，ｓｌｏｗ，ｆａｓｔ）のトランジスタばらつきは図８のそれと同様であるが、図９の制御電圧−遅延時間特性は、図８と比較して、かなりばらつきが抑えられている。５００ｐｓの遅延時間を生成しようとした場合には、ｔｙｐ，ｆａｓｔサンプルともに制御電圧は約０．５２Ｖ、ｓｌｏｗサンプルは約０．５８Ｖと、サンプルによってトランジスタの特性がばらついたとしても６０ｍＶの間に収まっている。
【００２８】
図１０は、図６における電圧電流変換部１０８の抵抗素子を可変抵抗にした場合の構成を示す図である。図１０の回路も基本的に図６と同様の動作であるが、抵抗素子を可変抵抗（Ｒｖａｌ）にしたことにより電圧電流変換部１２２の電圧電流変換ゲイン（利得）を可変にすることが出来る。つまりＩｄ＝Ｖｃｏｎｔ／Ｒｖａｌという式が成り立ち、制御電圧−遅延時間特性のゲイン（利得）をＲｖａｌの値によって変化させることができる。例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）内部でこの電圧制御遅延回路を使用する場合などに、ＤＬＬのループゲインに合わせてＲｖａｌの値を変えることも可能である。
【００２９】
また、図１１は、図１０の回路において電圧制御遅延素子を差動構成にした場合の電圧制御遅延回路を示す図である。図１１において、点線で囲まれたブロック１２３が差動の電圧制御遅延素子１段である。ＰｃｈＴｒ１２４，１２５は負荷トランジスタであり、ＮｃｈＴｒ１２６，１２７はスイッチトランジスタであり、ＮｃｈＴｒ１５０は電流源トランジスタである。特に入力が差動クロックの場合には、図１１の回路が使用される。すなわち、図１０の場合、あまり遅い遅延を生成しようとすると、立上り立下りがなまることによって信号振幅が減衰し消滅してしまうこともありえる。これに対し、図１１のように差動にすることによって、コモンモード電圧は除去され小振幅の場合でも伝送できる可能性は高くなる。
【００３０】
また、図１２は図６の電圧制御遅延回路をＤＬＬに使用した場合の構成を示す図である。図１２において、ＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）１２８が図６の電圧制御遅延回路であり、制御電圧Ｖｃｏｎｔが入力されて、入力クロックｃｋｉを遅延させるようになっている。また、ＶＣＤＬ１２８からは、ｃｋ０，ｃｋ１がループ制御用にリファレンスとして出力され、また、多相クロックｃｋｏが生成される。また、ＸＯＲ１２９は排他的論理和ゲートであり、ｃｋ０，ｃｋ１が入力され、その２つのクロックの排他的論理和ｃｋｍを出力するようになっている。つまり、ｃｋ０，ｃｋ１が共に周期Ｔでｄｕｔｙ５０％のクロックであり位相がＴ／４ずれている場合には、ｃｋｍとして周期Ｔ／２でｄｕｔｙ５０％のクロックが出力される。また、Ｆｉｌｔｅｒ１３０はクロックｃｋｍが入力され制御電圧Ｖｃｏｎｔを出力するフィルタである。Ｖｃｏｎｔを安定した電圧として出力するため、フィルタの帯域としてはクロックｃｋｍの周波数に比べて十分低くする必要がある。このように、図１２の例では、ＶＣＤＬ１２８，ＸＯＲ１２９，Ｆｉｌｔｅｒ１３０によって、入力クロックｃｋｉから多相クロックｃｋｏを出力するＤＬＬ回路が構成されている。
【００３１】
図１３には、図１２におけるＸＯＲ１２９の構成例が示されている。図１３において１３２〜１３４はインバータ、１３１はマルチプレクサである。マルチプレクサ１３１は、ｃｋ０の正転クロックと反転クロックが入力されるときに、ｃｋ１の状態によっていずれかのクロックをｃｋｍとして出力するようになっている。図１４を用いてこの動作を説明する。図１４においてｃｋ０，ｃｋ１はともに周期Ｔでｄｕｔｙ５０％のクロックである。図１３の構成により、ｃｋ１がＬの時にはｃｋ０がそのまま出力され、ｃｋ１がＨの時にはｃｋ０の反転が出力される。つまりｃｋ０とｃｋ１の位相差がＴ／４の場合、ｃｋｍは周期Ｔ／２，ｄｕｔｙ５０％のクロックとなる。ｃｋｍのｄｕｔｙが５０％の場合にはＦｉｌｔｅｒ１３０通過後の電圧Ｖｃｏｎｔは安定した状態となる。図１５には、Ｖｃｏｎｔが安定した状態（ＤＬＬがロックした状態）での多相クロック出力ｃｋｏが示されている。なお、図１５では、多相クロック出力ｃｋｏが４層の場合を想定しており、ＶＣＤＬ１２８の電圧制御遅延素子の段数は４段とする。図１２のＤＬＬがロックした状態ではｃｋ０，ｃｋ１の位相差がＴ／４となっており、つまり電圧制御遅延素子１段の遅延時間がＴ／４となっている。
【００３２】
また、図１６は、図６の電圧制御遅延回路をＤＬＬに使用した場合の別の構成例を示す図である。図１６において、ＶＣＤＬ１３５が図６の電圧制御遅延回路であり、制御電圧Ｖｃｏｎｔが入力されて、入力クロックｃｋｉを遅延させるようになっている。また、ＶＣＤＬ１３５からは、ｃｋ０，ｃｋｎがループ制御用にリファレンスとして出力され、また、多相クロックｃｋｏが生成される。また、ＰＤ１３６は位相比較器であり、ＰＤ１３６には、ｃｋ０，ｃｋｎが入力され、その２つのクロックの位相を比較し、その結果によってｕｐｂ，ｄｎ信号を出力するようになっている。また、ＣＰ１３７はチャージポンプであり、ｕｐｂ，ｄｎが入力され、それによって多相クロックｃｐｏを出力するようになっている。また、Ｆｉｌｔｅｒ１３８はｃｐｏが入力され制御電圧Ｖｃｏｎｔを生成するフィルタである。Ｖｃｏｎｔを安定した電圧として出力するため、フィルタの帯域としてはクロックｃｋ０，ｃｋｎの周波数に比べて十分低くする必要がある。このように、図１６の例では、ＶＣＤＬ１３５，ＰＤ１３６，ＣＰ１３７，Ｆｉｌｔｅｒ１３８によって、入力クロックｃｋｉから多相クロックｃｋｏを出力するＤＬＬ回路が構成されている。
【００３３】
図１７には、図１６におけるＰＤ１３６の構成例が示されている。図１７において、１４２〜１４４はインバータ、１４１はＮＡＮＤゲート、１３９，１４０はＦＦ（フリップフロップ）である。ＦＦ１３９，１４０は、データ入力部は常にＨ電位となっており、それぞれｃｋ０，ｃｋｎに従ってＨ電位を取り込み、ｒｂによってリセットされる。また、ＮＡＮＤゲート１４１は、ＦＦ１３９，ＦＦ１４０の出力ａ，ｂが入力され、ｒｂを出力する。また、ノードａ，ｂは、それぞれ、インバータ１４２，インバータ１４３，１４４を通して、ｕｐｂ，ｄｎとなるが、インバータの段数が異なるのは後述するチャージポンプの構成に対応するためである。
【００３４】
図１８を用いて図１７の動作を説明する。図１８にノードｃｋ０，ｃｋｎ，ａ，ｂ，ｒｂ，ｕｐｂ，ｄｎそれぞれの波形を示す。ｃｋ０とｃｋｎは位相差がΔｔであり、立ち上がった時点でそれぞれａ，ｂが立ち上がる。ａ，ｂが同時にＨ電位の状態になると、ＮＡＮＤゲート１４１によってｒｂは立ち下がる。ｒｂが立ち下がることによってＦＦ１３９，１４０にリセットがかかり、それぞれの出力ａ，ｂは立ち下がる。それによってＮＡＮＤゲート１４１の出力ｒｂは立ち上がる。よって図１８のような波形になる。ｄｎはｂの正転がそのまま出力されるが、ｕｐｂはａの反転が出力される。ｕｐｂはＬ状態がアクティブ、ｄｎはＨ状態がアクティブとすると、ｕｐｂの方がアクティブ期間がｄｎよりもΔｔだけ長くなっている。つまり、入力されるクロックｃｋ０，ｃｋｎの位相差Δｔをそのまま保持して、ｕｐｂとｄｎのアクティブ期間の差として取り出している。
【００３５】
図１９には、図１６におけるＣＰ１３７の構成例が示されている。図１９において、チャージポンプは、ｕｐ用電流源である電流源Ｉｐと、ｄｎ用電流源である電流源Ｉｎと、ｕｐ用スイッチトランジスタ１４５と、ｄｎ用スイッチトランジスタ１４６とによって構成されている。ｕｐ用スイッチトランジスタ１４５はｐｃｈＴｒであるため、入力信号としてはｕｐの反転のｕｐｂが入力される。つまり、ｕｐｂがＬ電位のとき電流源Ｉｐはｃｐｏに電流を流し込み、ｄｎがＨ電位のとき電流源Ｉｎはｃｐｏから電流を引き抜く。電流源Ｉｐと電流源Ｉｎの電流値は等しいものとする。
【００３６】
図２０には、図１６のＤＬＬ回路のＶｃｏｎｔが安定した状態（ＤＬＬがロックした状態）でのｃｋ０，ｃｋｎ，ｕｐｂ，ｄｎが示されている。図２０において、ＤＬＬがロックした状態ではｃｋ０，ｃｋｎの位相は一致（ｃｋｎの位相がｃｋ０よりも周期Ｔ遅れた状態）しており、よってｕｐｂとｄｎのアクティブ期間は同じ時間となる。よってチャージポンプによってｃｐｏに流れ込む電荷と引き抜かれる電荷は等しくなり、Ｖｃｏｎｔは安定した電圧となる。その時、ＶＣＤＬにおいてｃｋ０とｃｋｎの間の電圧制御遅延素子の段数がｎ段であったと仮定すると、Ｔ／ｎの位相差をもつ多相クロックをｃｋｏとして出力することが出来る。
【産業上の利用可能性】
【００３７】
本発明は、半導体集積回路に利用可能である。
【図面の簡単な説明】
【００３８】
【図１】簡単な電圧制御遅延素子の構成を示す図である。
【図２】各ノードのクロック波形を示す図である。
【図３】ＮｃｈＴｒ側とＰｃｈＴｒ側が対称になるようにＮｃｈＴｒ側にも可変電流源を設けた構成を示す図である。
【図４】制御電圧―遅延時間特性を示す図である。
【図５】３種類のサンプル（ｓａｍｐｌｅ１，ｓａｍｐｌｅ２，ｓａｍｐｌｅ３）の電圧制御遅延素子の制御電圧―遅延時間特性を示す図である。
【図６】本発明に係る電圧制御遅延装置（電圧制御遅延回路）の構成例を示す図である。
【図７】電圧制御遅延素子における過渡的な電流の流れを示す図である。
【図８】図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを示す図である。
【図９】図３、図６のそれぞれの回路について、制御電圧Ｖｃｏｎｔに対する遅延時間をプロットしたグラフを示す図である。
【図１０】図６における電圧電流変換部の抵抗素子を可変抵抗にした場合の構成を示す図である。
【図１１】図１０の回路において電圧制御遅延素子を差動構成にした場合の電圧制御遅延回路を示す図である。
【図１２】図６の電圧制御遅延回路をＤＬＬに使用した場合の構成を示す図である。
【図１３】図１２におけるＸＯＲの構成例を示す図である。
【図１４】図１３のマルチプレクサの動作を説明するための図である。
【図１５】Ｖｃｏｎｔが安定した状態（ＤＬＬがロックした状態）での多相クロック出力ｃｋｏを示す図である。
【図１６】図６の電圧制御遅延回路をＤＬＬに使用した場合の別の構成例を示す図である。
【図１７】図１６におけるＰＤの構成例を示す図である。
【図１８】図１７のＰＤの動作を説明するための図である。
【図１９】図１６におけるＣＰの構成例を示す図である。
【図２０】図１６のＤＬＬ回路のＶｃｏｎｔが安定した状態（ＤＬＬがロックした状態）でのｃｋ０，ｃｋｎ，ｕｐｂ，ｄｎを示す図である。
【符号の説明】
【００３９】
１０８，１２２ 電圧電流変換部
１１０ 電流源Ｔｒ
１１１ オペアンプ
１１２ 抵抗素子
１１３〜１１７ 電流源ＰｃｈＴｒ
１１８〜１２１ ＮｃｈＴｒ
１２３ 差動の電圧制御遅延素子１段
１２４，１２５ ＰｃｈＴｒ
１２６，１２７，１５０ ＮｃｈＴｒ
１２８，１３５ ＶＣＤＬ
１２９ ＸＯＲ
１３０，１３８ Ｆｉｌｔｅｒ
１３１ マルチプレクサ
１３２〜１３４ インバータ
１３６ ＰＤ（位相比較器）
１３７ ＣＰ（チャージポンプ）
１３９，１４０ ＦＦ
１４１ ＮＡＮＤゲート
１４２〜１４４ インバータ
【特許請求の範囲】
【請求項１】
入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有していることを特徴とする電圧制御遅延装置。
【請求項２】
請求項１記載の電圧制御遅延装置において、前記電圧電流変換部は、オペアンプ及び抵抗素子を備え、オペアンプのバーチャルショートにより、入力された制御電圧を抵抗素子の抵抗値で決定される電流に変換することを特徴とする電圧制御遅延装置。
【請求項３】
請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっていることを特徴とする電圧制御遅延装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっていることを特徴とする電圧制御遅延装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路。
【請求項６】
請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路。
【請求項１】
入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有していることを特徴とする電圧制御遅延装置。
【請求項２】
請求項１記載の電圧制御遅延装置において、前記電圧電流変換部は、オペアンプ及び抵抗素子を備え、オペアンプのバーチャルショートにより、入力された制御電圧を抵抗素子の抵抗値で決定される電流に変換することを特徴とする電圧制御遅延装置。
【請求項３】
請求項２記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっていることを特徴とする電圧制御遅延装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっていることを特徴とする電圧制御遅延装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路。
【請求項６】
請求項１乃至請求項４のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第１の出力信号と第２の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００８−１９３５２４（Ｐ２００８−１９３５２４Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００７−２７２４３（Ｐ２００７−２７２４３）
【出願日】平成１９年２月６日（２００７．２．６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願日】平成１９年２月６日（２００７．２．６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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