【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、３個のスイッチトキャパシタ回路（３２）を備えている。各スイッチトキャパシタ回路（３２）は、容量（３２１）を有し、容量（３２１）が電流信号の入力端に接続された第１の状態、容量（３２１）が電圧信号の出力端に接続された第２の状態、及び容量（３２１）がフィルタ容量（３１）の側に接続された第３の状態が循環する。そして、これら３個のスイッチトキャパシタ回路（３２）は、互いに第１から第３の状態が重ならないようにインターリーブ制御される。 （もっと読む）

【課題】 外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供する。
【解決手段】 入力データＤａｔａＩｎの立ち下がりエッジと、遅延部１０に配列された各１ビット遅延素子１１の出力データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の立ち上がりエッジとの位相を位相比較部２０で比較し、その位相比較結果に基づいて遅延部１０に配列された各半ビット遅延素子の遅延量をチャージポンプ・ループフィルタ３０で調整し、調整された複数の半ビット遅延素子の出力データＤ０ｈ，Ｄ１ｈ，Ｄ２ｈ，Ｄ３ｈ，Ｄ４ｈに基づいて、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫをクロック生成部４０で生成し、フリップフロップ５０でクロックＲＣＫを用いて入力データＤａｔａＩｎを取り込む。 （もっと読む）

【課題】 外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することを目的とする。
【解決手段】 初期状態において遅延／クロック兼用回路１０に第１の位相比較回路２０およびチャージポンプ・ループフィルタ３０を作用させてＤＬＬ動作させ、その遅延／クロック兼用回路１０に備えられた３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延量を調整し、その後、遅延／クロック兼用回路１０に第２の位相比較回路４０およびチャージポンプ・ループフィルタ５０を作用させて特定半ビット遅延セル１１ａおよびインバータ１２でＶＣＯを構成してＰＬＬ動作させ、特定半ビット遅延セル１１ａの遅延量を調整することによりクロックＣＫの位相を調整し、このクロックＣＫを用いて入力データＤａｔａＩｎを取り込む。 （もっと読む）

【課題】装置の処理を中断することなく自動的にバックアップ用のクロック分配系に切り替えることのできる、クロック切り替え装置及びクロック切り替え方法を提供する。
【解決手段】第１のクロック分配系CIN0のあるクロックパルスT0とその１周期前のクロックパルスT0’の位相を合わせる第１の検出用位相調整手段1と、クロックパルスT0とT0’の論理レベル(HIGH/LOW)が一致しているかどうかチェックし、不一致の場合ALM0をHIGHにする第１の異常検出手段2と、第２のクロック分配系CIN1のあるクロックパルスT1とその１周期前のクロックパルスT1’の位相を合わせる第２の検出用位相調整手段3と、切替信号生成手段6と、切替手段7を有する。 （もっと読む）

【課題】 本発明は、クロック信号の間引き処理にともなう特性劣化を防止したタイミングリカバリ回路及び間引きクロック生成方法を提供することを目的とする。
【解決手段】タイミングリカバリ回路は、第１のタイミング信号を出力端に出力する第１の発振回路と、第２のタイミング信号を出力端に出力する第２の発振回路と、第１のクロック信号の供給端と第１の発振回路の出力端とに結合され第１のタイミング信号に応じて第１のクロック信号のパルスを間引いた第２のクロック信号を出力端に出力する第１の間引き回路と、第１の間引き回路の出力端と第２の発振回路の出力端に結合され第２のタイミング信号に応じて第２のクロック信号のパルスを間引いた第３のクロック信号を生成する第２の間引き回路を含み、第１のタイミング信号及び第２のタイミング信号の何れか一方は固定の周期を有し他方はフィードバック制御に応じた周期を有することを特徴とする。 （もっと読む）

【課題】 反転間隔の長い信号及び短い信号が入力されるディジタルＰＬＬのロック判定を確実に行うことのできるロック状態判定回路を実現することにある。
【解決手段】 ＰＬＬの入力信号を、ディジタル制御発振器２５からの出力信号により標本化した離散値により入力し、ディジタル制御発振器２５の発振周波数の繰返しで得られる離散値の信号レベルが、予め設定される閾値の範囲にあるか否かを電圧比較手段３１１により検出し、検出した電圧を電圧比較手段３１１により閾値の範囲外であるとして検出されるときには正の第１の数を、範囲内として検出されるときには負の第２の数をセレクタ３１２により割り付け、割り付けた数を累積手段３２１で加算累積し、累積数の大きさに応じＰＬＬ２がロック状態にあるか否かをロック判定手段３２３により判定するようにしてディジタルＰＬＬのロック状態判定回路を実現した。 （もっと読む）

【課題】ある特定回路において、起動時に２つのクロックを互いに同期させる。
【解決手段】装置は、クロック１０６を受け入れる分周器を備える。前記分周器１０４は、分周モード信号によって、Ｎ分周因子とＭ分周因子とを選択可能であり、ここで、（Ｎ−Ｍ）の絶対値は１である。前記装置はまた、スリップ信号１１２に応答するパルス発生器１００を備え、分周器の出力１０８によって駆動され、前記分周モード信号１０２を前記分周器１０４に対して提供する。 （もっと読む）

【課題】 本発明は、個々の製品や動作環境の違いによる発振安定待ち時間の変動に影響されることなく、信頼性を持って発振安定状態を検出することが可能な半導体集積回路を提供することを目的とする。
【解決手段】 半導体集積回路は、所定の基準電圧を出力する基準電圧回路と、発振信号供給端と基準電圧回路の出力端とに結合され発振信号の電圧と基準電圧との比較結果を出力する比較器と、比較器の出力端に結合され比較結果に応じて発振信号が基準電圧よりも大きな振幅であることを示す安定状態検出信号を出力する検出回路を含むことを特徴とする。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

２つの信号間（１１８および１２０）の位相、周波数、および到達時間の差分を検出するシステムおよび方法であって、遅延およびジッタを最小にし、２つの信号（１１８および１２０）が実質的に同一であったときでも安定して動作する。システムは、２つのシングルエンド型チャージポンプ（１８８）、位相周波数検出（ＰＦＤ）回路（２８０）を含む。極性判定フリップフロップに供給される基準信号が、同期化される信号に対して先行しているとき第１ＰＦＤは安定している。極性判定回路に供給され同期化される信号が、基準信号に対して先行しているとき第２相補ＰＦＤ回路は安定しているが、反転極性出力を有する。極性選択論理回路（２８４）は、選択されたＰＦＤの極性判定もしくは非極性判定フリップフロップの活性化の間の遅延によって決定される期間において、最初に活性化されたＰＦＤが極性を制御することを保証する。
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【課題】ロック／アンロック状態の範囲を定める許容位相誤差を周波数にかかわらず一定の割合で設定することができ、各種変動やばらつきの影響を受けることなく、ロック／アンロック状態を精度よく検出することができるようにしたロック検出回路およびこれを用いたＰＬＬ回路を提供する。
【解決手段】
電圧制御発信回路の発振出力信号ＦＢＣＬＫ１に対して位相が前後にずれた出力信号ＦＢＣＬＫ２，ＦＢＣＬＫ３の位相差をロック状態の範囲として設定し、基準信号ＲＥＦＣＬＫがこの位相差の範囲内に入っていればロック状態、入っていなければアンロック状態として検出する。 （もっと読む）

ＶＣＯの周波数と基準周波数との間の位相差を決定し、ＶＣＯの周波数と基準周波数との位相差が２πラジアン以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を有する位相同期ループ（ＰＬＬ）シンセサイザ（２００）において、少なくとも１つの電圧制御発振器（ＶＣＯ）（２１１）を粗調整するためのシステムに関する。続いて、ＰＦＤに生成された誤差信号の数を追従するために、監視装置（２１５）が用いられる。監視装置の回路が所定のレベルに到達する場合、ＶＣＯの自走周波数が粗調整され得る。本発明によって、回路の動作に影響を与える動作因子にかかわらずＰＬＬのＶＣＯが動作レンジに留まることが可能なようにＰＬＬを粗調整することを可能とする、大きな利点が示される。
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【課題】位相同期回路のループバンド幅を最適制御する。
【解決手段】位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 （もっと読む）

【課題】キャパシタンスを変化させる方法及び装置を提供する。
【解決手段】制御電圧、インダクタンス及びキャパシタンスの変動による共振周波数を持つ発振信号を発生させ、発振信号を出力する複数の増幅器と、入力される信号の初期周波数帯域に対応する可変キャパシタンスを提供する複数のロードキャパシタ部と、を備えることを特徴とする発振器。これにより、低周波で電流の量を増やしてノイズ免疫性を増加させ、高周波では電流の量を減少させて実際動作周波数領域をさらに広げられる。 （もっと読む）

本発明は、安定度を改善させた信号周波数の変換を可能にする周波数ロック・ループおよび関連する方法を提供する。本発明を具現化している周波数ロック・ループは、入力信号を受け取るための入力と、この入力と異なる周波数を有する出力信号を出力するための出力と、を含んでいる。周波数検出器は、１次チャンネルからの第１の係数化された入力および２次チャンネルからの第２の係数化された入力を受け取ること、第１の係数化された入力と第２の係数化された入力の差を計算すること、ならびに２つの係数化された入力の差に基づいて出力を発生させること、を行うように構成させている。電圧制御発振器は、周波数検出器から出力を受け取り、かつ出力信号を発生させるように構成させている。電圧制御発振器は、周波数検出器の出力に基づいて出力周波数を最適に設定している。従来の周波数ロック・ループと異なり、この周波数検出器では、入力因数が複雑な約分を必要とするか否かと無関係に動作するような２進レート乗算器から入力を受け取っている。すなわち、２進レート乗算器はそれぞれの入力因数の可約性に依存しないため、ＭおよびＮが大きくかつ比較的素数性であるか否かと無関係に、その回路は補正の遅れを生じることがない。
本発明は、従来の設計と比べてより高速かつより良好に動作し、かつループ内に固有極を有さないような回路構成を提供する。さらに、本発明に従って構成した回路は、ＭおよびＮが素数などの比較的大きな既約数であるか否かと無関係に動作する。
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【課題】位相及び遅延同期ループとこれを備えた半導体メモリ装置を提供する。
【解決手段】この回路は、入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器、アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、ダウン信号に応答して放電電流を流れるようにして制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して供給電流を補償し、第２制御電圧に応答して放電電流を補償して前記制御信号を出力する電荷ポンプ、ロック状態後にアップ信号とダウン信号とのレベル差に対応する第１制御電圧及び第２制御電圧を発生する補償部、及び、制御信号に応答して出力クロック信号の位相を変更する電圧制御発振器で構成されている。従って、ロック状態後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償でき、これによりアップ信号とダウン信号間の位相差も補償できる。 （もっと読む）

対称型位相ロックループＰＬＬデバイスにおいて、第１のスイッチペアＩ１Ｐ１、Ｉ１Ｐ２および第２のスイッチペアＩ２Ｐ１、Ｉ２Ｐ２が、（ｉ）対称型時間／電圧変換ブロックの第１の出力および第２の出力と、（ｉｉ）電圧処理ブロックの第１の入力および第２の入力との間に配置される。さらに、第３のスイッチペアＩ３Ｐ１、Ｉ３Ｐ２および第４のスイッチペアＩ４Ｐ１、Ｉ４Ｐ２が、位相比較器ＰＣの第１の入力および第２の入力の上流に配置される。制御手段が、第１のスイッチペアから第４のスイッチペアまでの開／閉を制御して、（ａ）第１の位相Ｐ１中、第１のクロック信号Ｃｌｋｒｅｆが、比較器の第１の入力に接続され、第２のクロック信号Ｃｌｋｄｌｙが、比較器の第２の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第２の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第１の入力に接続され、さらに（ｂ）第２の位相Ｐ２中、第１のクロック信号が、比較器の第２の入力に接続され、第２のクロック信号が、比較器の第１の入力に接続され、変換ブロックの第１の出力が、処理ブロックの第１の入力に接続され、変換ブロックの第２の出力が、処理ブロックの第２の入力に接続されるようにして、静的位相誤差を補償するようにする。
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ＰＬＬはコントローラ（ＤＲＣ）より成り、コントローラは線形領域検出器（ＬＲＤ）から与えられる信号に基づいて、周波数変調器から与えられた周波数変調された信号（ｕ_ＤＩＶ）の周波数を調整し、周波数変調された信号（ｕ_ＤＩＶ）の周波数を所望の周波数に変えた後に位相検出器が線形領域に戻るようにする。位相ロックループ回路のロック時間は複雑な回路を必要とせずに改善される。
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【課題】比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供する。
【解決手段】位相比較器は、データとデータのハーフレートの位相が９０°ずつずれた４相の第１〜第４のクロックとの間の位相を比較するもので、データを４相の第１〜第４のクロックで各々サンプリングする第１〜第４のサンプリング回路と、第１および第２のサンプリング回路によって、その位相が隣接する２相の第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、第４および第１のサンプリング回路によって、その位相が隣接する２相の第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備える。 （もっと読む）

本発明は、遅延ロック・ループ（ＤＬＬ）との使用に適したエッジ抑制器を備える粗遅延同調回路を含む遅延ロック・ループを開示する。ここで開示される同調回路は、ＤＬＬ回路のロック時間を短縮する。
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