本発明は、クロック発生器を含む同期集積回路と共に使用するのに適した時間サイクルサプレッサ回路を有する遅延ロックループ（ＤＬＬ）構造を開示している。ここに開示された時間サイクルサプレッサ回路を有する改良された遅延ロックループ構造を使用すると、同期回路のロック時間を減らすことができる。
（もっと読む）

４相相関器（２）を含む周波数検出器（１０）を具備し、データおよびクロック再生で使用される位相ロックループ（１）であり、周波数検出器を構成する４相相関器（２）は、入力信号（Ｄ）と同じビットレートを有する信号によって制御される第１のマルチプレクサ（３１）および第２のマルチプレクサ（３２）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４）と、第１のマルチプレクサ（３１）により供給される第１の信号ペア
【数１】


および第２のマルチプレクサ（３２）により供給される第２の信号ペア
【数２】


によって制御される位相検出器（ＤＦＦ）と、を含む。
（もっと読む）

平衡型４相相関器（２）を含む周波数検出器（１０）を具備する位相ロックループ（１）であり、ループ（１）は４相相関器（２）が入力信号（Ｄ）と同じビットレートを有する信号によって制御されるマルチプレクサ（３１，３２，３３，３４）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４，２５，２６，２７，２８）を具備することを特徴とする。
（もっと読む）

【課題】単位動作時間より長い幅を有するエラー信号と基準信号とを生成することでより高速動作が可能な位相検出器を提供する。
【解決手段】本発明のクロックデータ復元回路は電圧制御発振器、クオータレート線形位相検出器、電荷ポンプ及びフィルタを具備する。また、クオータレート線形位相検出器は第１貯蔵部と、第２貯蔵部と、エラー信号検出部と、基準信号検出部と第１スイッチング部と、第２スイッチング部とを含む。 （もっと読む）

フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたＣＬＫ_OUT信号は、相対的に高い周波数を持っている。
（もっと読む）

位相検出器および制御信号のジェネレータ（１４０）は、遅延されていないアップ信号（６２０）および遅延されていないダウン信号（６２５）を生成するために、基準信号（基準クロック）およびフィードバック信号（フィードバック信号）に応答する。プログラム可能な遅延ユニット（６３０，６３５）は、チャージポンプにアップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させる。アップ信号およびダウン信号に応答するよう構成される分周器（６５５）は、分周されたクロック信号（６６０）を与える。ノンオーバーラップクロック生成器は、スイッチドキャパシタリップル平滑フィルタのためにノンオーバーラップ保持偶数およびノンオーバーラップ保持奇数信号（ｈｏｌｄ＿ｅ，ｈｏｌｄ＿ｏ）を与えるために、分周されたクロック信号に応答するよう構成される。
（もっと読む）

複数の出力クロック信号を生成するクロック発生器において、ＰＬＬからクロック発生器へジッタ入力クロックが提供される場合、クロック発生器を入力基準クロックと同期させる装置及び方法が提供される。クロック発生器及びＰＬＬは、それぞれ、同一の比を有する分周器を有する。前記装置は、同期装置（２０５）及び状態機械（２１０）を有する。同期装置は、入力基準クロック及びジッタ入力クロックを受信し、そしてそれらからジッタ入力クロックに対し同期入力クロック信号を生成する。状態機械は、同期入力クロック信号及びジッタ入力クロックを受信し、ジッタ入力クロックを用い同期入力クロック信号と同期し、そしてジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作を自制する。
（もっと読む）

ループフィルタ（３０）は、電流信号の入力端と基準電圧との間に設けられた第１の容量素子（３１）と、上記入力端と第１の容量素子（３１）との間に設けられたスイッチトキャパシタ回路（３２）と、第１の容量素子（３１）及び前記スイッチトキャパシタ回路（３２）に並列に設けられた第２の容量素子（３３）とを備えている。スイッチトキャパシタ回路（３２）において、第３の容量素子（３２１）が第１の容量素子（３１）側に接続されるとき、第４の容量素子（３２２）は第２の容量素子（３３）側に接続される。上記構成のループフィルタ（３０）において、第２の容量素子（３３）の容量値を、第３及び第４の容量素子（３２１，３２２）の容量値よりも大きく設定する。 （もっと読む）

電力節約モード、クロック・モード、リファレンス・モード、およびパルス化モードなどの複数の動作モードと共に、クロック・ジェネレータおよび／またはタイミングおよび周波数のリファレンスを提供する。共振周波数を有する第１の信号を供給するようになっている共振器と、増幅器と、温度に応じてこの共振周波数を修正するようになっている温度補償器と、製造プロセス変動に応じてこの共振周波数を修正するようになっているプロセス変動補償器とを含んでいる。さらに、実質的にこの共振周波数以下の対応する複数の周波数を有する複数の第２の信号に、この共振周波数を有する第１の信号を分周するようになっている周波数分割器と、これらの複数の第２の信号から１つの出力信号を供給するようになっている周波数セレクタとを含むことができる。
（もっと読む）

ＬＣ発振器のチューニング方法と装置が開示されている。本発明の実施形態は、ビット比較時間を適応的に制御し、最少の粗チューニング時間が得られるようにすることを含んでいる。ビット比較時間は、ＬＣ発振器のキャパシタアレイ内の対応する加重キャパシタの冗長量に逆比例してスケーリングされる。 （もっと読む）

互いに排他的に動作するように配置構成された２つのプログラマブル・リング発振器（１０、２０）と、プログラマブル可変遅延要素（図示せず）とを含むクロック発生回路。入力プログラミング・パターン（１４）が発振回路に入力として供給され、プログラミング・パターン（１４）は、クロック信号を発生させる必要のある周波数のシーケンスを表すデータを提供する。２つの発振器（１０、２０）の出力端がクロック・スイッチ（１６）に接続され、発生されたクロック信号（１８）がこのスイッチから出力される。周波数変更を求める要求が受け取られたときは、まず現在アイドル状態の発振器（２０）が必要とされる次の周波数で活性化され、次いで現在動作中の発振器（１０）の出力が、そのクロック信号がローのときに、ゲート制御されるようになる。次に、前にゲート制御されていた発振器（２０）の出力が、その出力がローのときに、ゲート制御されないようにされ、次いで発振器（１０）が非活性化される。
（もっと読む）

本発明は、位相又は周波数検出回路（２１０）の出力信号に応じて制御される発振回路（２４０）を有する位相同期ループ装置に関し、切替制御手段（１３０）は、所定の閾値周波数が供給される第１のタイマ手段（１１０）及び発振回路（２４０）の出力周波数が供給される第２のタイマ手段（１１２）の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段（２６０）は、発振回路（２４０）への出力信号の供給を抑制する。これにより、ＰＬＬ装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯１つのＰＬＬ回路だけで済むことになる。

（もっと読む）

デュアルモジュラス分周器を有する位相スイッチングデュアルモジュラスプリスケーラがもたらされる。前記分周器は第一及び第二の２分周回路(A;B)を有しており、前記第二の２分周回路（Ｂ）は、前記第一の２分周回路（Ａ）の出力部に結合され、少なくとも前記第二の２分周回路（Ｂ）は各々９０度で分離される四つの位相出力を有している。位相選択ユニット (PSU)が、第二の２分周回路（Ｂ）の四つの位相出力（I_p, I_n, Q_p, Q_n； INi, INni, INq, INnq）の一つを選択するためにもたらされる。更に、位相制御ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）を位相選択ユニットに供給するためにもたらされ、位相選択ユニットPSUは、制御信号（C0, NC0; C1, NC1; C2, NC2）による四つの位相出力（I_p, I_n, Q_p, Q_n; INi, INni, INq, INnq）の選択を実行する。直接論理に基づく位相制御ユニット（PSU）の実現により、より高い速度が可能になり、チップ上の面積が節減される。
（もっと読む）

遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。
（もっと読む）

【課題】位相同期回路における入力クロックの同期に必要なエッジのみを検出し、異常入力クロック入力時や電源投入時でも、同期時間が短く、また、安定した出力クロックを供給できる位相同期回路を提供すること。
【解決手段】位相同期回路において出力クロックを分周する出力分周カウンタの出力値から、エッジ検出パルスを生成し、入力クロックの位相同期に必要なエッジのみを検出した入力分周クロックと出力分周クロックを位相比較器に入力することを特徴とする。 （もっと読む）

【課題】 位相誤差信号に周波数差を加味した変形を加えることにより、周波数が離れているときでも短時間で位相同期を達成する。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部３０において検出し、検出信号により状態記憶部３２の状態を遷移させる。保持部３４において、状態記憶部３２の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。 （もっと読む）