位相同期回路、および、それを用いたシンセサイザ、通信装置

【課題】位相同期回路における入力クロックの同期に必要なエッジのみを検出し、異常入力クロック入力時や電源投入時でも、同期時間が短く、また、安定した出力クロックを供給できる位相同期回路を提供すること。
【解決手段】位相同期回路において出力クロックを分周する出力分周カウンタの出力値から、エッジ検出パルスを生成し、入力クロックの位相同期に必要なエッジのみを検出した入力分周クロックと出力分周クロックを位相比較器に入力することを特徴とする。

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期回路における入力クロックの同期エッジを検出する方法、および、それを用いたシンセサイザ、通信装置に関する。
【０００２】
【従来の技術】従来より、位相同期回路において、入力クロックと位相同期出力クロックの周波数比が整数倍とならない場合は、その最大公約周波数まで分周して位相比較器に入力し、位相同期回路を構成するのが一般的である。また、この分周機能としてはＩＣ化が容易なことから論理カウンタにて構成するのが一般的である。
【０００３】図５は上記従来例の一例である位相同期回路の回路構成である。まず周波数ｆｉｎの入力クロック１９を入力分周カウンタ２０にてＭカウントすることでＭ分周した周波数ｆｉｎ／Ｍの入力分周クロック２１を生成する。また周波数ｆｏｕｔの出力クロック２７を出力分周カウンタ２８にてＮカウントすることでＮ分周した周波数ｆｏｕｔ／Ｎの出力分周クロック２９を生成し、入力分周クロック２１と出力分周クロック２９との位相誤差を位相比較器２２にて検出して、検出した位相誤差信号２３をループフィルタ２４にて電圧制御信号２５に変換し、電圧制御信号２５にて電圧制御発振器２６を周波数制御することで、入力分周クロック２１と出力分周クロック２９との位相同期を行う回路となっている。この場合、出力クロック２７の周波数ｆｏｕｔは（数１）で表され、入力クロック２１をＮ／Ｍ逓倍する回路として機能する。
【０００４】ｆｏｕｔ＝ｆｉｎ×Ｎ／Ｍ …（数１）
例えば、位相比較器２２が立上りエッジ同期のＲＳ−ＦＦ型位相比較器の場合、位相同期時には入力分周クロック２１と出力分周クロック２９の位相関係が図６の通り、出力分周クロック２９の立上りエッジ４４に対し、入力分周クロック２１の立上りエッジ４０の位相が１８０゜ずれた位相にて同期する。また、出力分周カウンタ２８が９ビットのカウンタであれば、出力分周比Ｎが５１２であり、バイナリー型５１２進カウンタの最上位ビットを取り出すことで、出力分周クロック２９が得られる。この場合に出力分周クロック２９はデューティ比５０％のクロックとなり、この立上りエッジ４４は出力分周カウンタ２８の出力値は２５５から２５６の変化点となる。また、この立上りエッジから１８０゜位相がずれた位相での出力分周カウンタ２８の出力値は５１１から０の変化点となり、位相同期回路に定常位相誤差が無い場合においては、位相同期時には必ずこの位相に入力分周クロック２１の立上りエッジ４０と一致することになる。また、この入力分周クロック２１は、入力クロック１９の立上りエッジで入力分周カウンタ２０にて９カウント毎に立上りエッジを生成しているため、入力クロック１９の立上りエッジ４５とも一致し、入力クロック１９と出力クロック２７の位相同期を実現する。このような上記従来例の一実施例として特願平７−４７６９６号公報などが知られている。
【０００５】
【発明が解決しようとする課題】ところで上記従来例のように、論理カウンタにて分周機能を実現し、切り替えスイッチ（図示せず）等で入力クロックを切り替えた場合、図６に示すように入力クロック１９にクロック抜け等によるパルス抜け３０が生じ、入力分周クロック２１の立上りエッジは、クロック抜けにより位相４０から９カウント目の位相３２となる。ところが、本来、位相同期時には入力分周クロック２１の立上りエッジは位相３１に来るはずであるので、この位相差が位相比較器２２により位相誤差信号２３として出力され、ループフィルタ２４にて電圧制御信号２５に変換し、電圧制御信号２５にて電圧制御発振器２６を周波数制御することで、再び位相３１にあわせるべく位相同期制御が行われ、同期位相までの再同期時間中は位相誤差が生じる課題があった。また、この位相変動量が大きいと位相同期外れが生じる課題があった。
【０００６】同様に、図７に示すように入力クロック１９にハザード等の余剰パルス３３が生じた場合、入力分周クロック２１の立上りエッジは、余剰パルスにより位相４１から９カウント目の位相３５となり位相同期時の位相３４とずれることから、前述の例と同様の課題が生じる。
【０００７】また、電源投入等による位相同期開始時には、入力分周カウンタ２０の初期値が不確定なため、図８R>８に示すように入力分周クロックの初期位相３８は入力クロック１９のどこの立上りエッジに来るかは不確定となり、初期位相３８が位相比較周期範囲の最大値まで位相差が生じる場合があり、位相同期時の位相３９までに位相同期するまでの同期時間が大きくなる課題があった。
【０００８】本発明の目的は、ハザード等の異常入力クロック入力時や電源投入時でも、同期時間が短く、また、安定した出力クロックを供給できる位相同期回路を提供し、それを用いたシンセサイザ及び通信装置の通信品質の向上は図ることにある。
【０００９】
【課題を解決するための手段】本発明では、入力クロックを分周して位相比較器に入力する場合に、入力クロックエッジの内、位相同期に必要なエッジは、入力分周カウンタのカウント回数分の内一回でしかないことに着目し、位相同期に必要な入力クロックのエッジを、出力分周カウンタの出力値から作成したエッジ検出パルスにて検出し、入力分周機能を実現することを特徴とする。
【００１０】
【発明の実施の形態】図１は本発明の実施の形態の一例を示したものであり、位相同期回路の入力分周カウンタを出力分周カウンタの出力値から作成したエッジ検出パルスにより必要な入力クロックのエッジを検出することで、入力分周機能を実現した回路構成を示したものである。（ここで、出力分周カウンタの出力とは、出力分周カウンタ内部の１分周毎のｎビットの出力とする。例えば、出力分周カウンタの入力が８ＭＨｚで、３ビットとすれば、その出力は４ＭＨｚと２ＭＨｚと１ＭＨｚがそれぞれ同期して並列して出力される。）
本回路は、出力分周カウンタ出力のｎビットの信号１２からエッジ検出パルス生成回路１３により生成されたエッジ検出パルス１４を周波数ｆｉｎの入力クロック１にてフリップフロップ２でラッチすることで、位相比較周波数ｆｉｎ／Ｍに分周した入力分周クロック３を生成する。また、周波数ｆｏｕｔの出力クロック９をｎビットの出力分周カウンタ１１にて周波数ｆｏｕｔ／Ｎに分周した出力分周クロック１０を生成する。この入力分周クロック３と出力分周クロック１０を位相比較器４に入力し、それぞれの位相誤差を検出した誤差信号５をループフィルタ６にて積分し、電圧制御信号７にて電圧制御発振器８を周波数制御することで位相同期を行う回路である。
【００１１】次にそれぞれの詳細な動作について説明する。まず、本回路における位相比較器４の構成の一例として、位相比較器は立上りエッジ同期のＲＳ−ＦＦ型とする。位相同期時には入力分周クロック３と出力分周クロック１０の位相関係が図２の通り、出力分周クロック１０の立上りエッジ４６に対し、入力分周クロック３の立上りエッジ４７は位相が１８０゜ずれた位相にて同期し、また、出力分周カウンタ１１が９ビットのカウンタの時は、出力分周比Ｎが５１２となり、バイナリー型５１２進カウンタの最上位ビットを取り出すことで、出力分周クロック１０が得られる。この時、出力分周クロック１０はデューティ比５０％のクロックとなり、この立上りエッジ４６は出力分周カウンタ１１の出力値は２５５から２５６の変化点となる。
【００１２】また、この立上りエッジ４６から１８０゜位相がずれた位相での出力分周カウンタ１１の出力値は５１１から０の変化点となり、位相同期している時には、位相同期回路に定常位相誤差が無ければ、必ずこの位相に入力クロック１の立上りエッジ４８と一致することになる。
【００１３】従って、出力分周カウンタ１１の出力値が０となる近傍での入力クロック１のエッジを検出するために、出力分周カウンタ１１の出力値０を中心に、入力クロック１の１クロック分より小さい位相幅を持たせたエッジ検出パルス１４をエッジ検出パルス生成回路１３にて生成する。
【００１４】例えばこの例の場合は出力分周カウンタ１１の出力値４５６〜５１１、０〜５５の範囲でＨレベルそれ以外の範囲ではＬレベルとなるデコーダ論理をデコーダー５８にて生成し、フリップフロップ５９にてラッチすることで同期化したエッジ検出パルス１４を構成し、フリップフロップ２にてエッジ検出パルス１４を入力クロック１でラッチすることで、位相同期に必要なエッジ４８のみを検出した入力分周クロック３が生成される。
【００１５】この場合において、例えば図２に示すように位相同期に必要な入力クロック１の立上りエッジ４８以外のタイミングにてパルス抜け１５が生じても、位相同期に関係のない位相にてエッジ検出パルス１４のＬレベル部４２のラッチが一回抜けるだけで、出力分周クロック１０の生成波形には影響を及ぼさず位相同期状態の変動は生じない。
【００１６】この場合、仮に位相同期に必要な入力クロック１のエッジ部でパルス抜けが発生しても、入力分周クロック３のエッジが抜ける事により、パルス抜けの生じた位相誤差信号５がループフィルタ６にて積分、電圧制御信号７の変動として現われ、その結果、出力分周クロック１０に位相同期回路のループ特性から決まるステップ応答特性分のゆるやかな位相変動が生じ、この位相変動が再び正常な基準入力クロック１が入力されたエッジとの位相差として現れるだけであり、大きな位相撹乱は生じにくい。つまり、従来の技術ではパルス抜けが生じると入力クロック一周期分の位相ステップが生じるのに対し、本発明では、エッジ検出パルス外でのパルス抜けは全く問題なく、また、エッジ検出パルス時にパルス抜けがあっても入力クロック一周期分等の大きな位相ステップは生じない。
【００１７】また、図３に示すように余剰パルス１７が発生しても位相同期に関係のない位相にてエッジ検出パルス１４のＬレベル部４３を再度ラッチし直してるだけであり、出力分周クロック１０の生成波形には影響を及ぼさず位相同期状態の変動は生じない。この場合、仮に位相同期に必要な入力クロック１のエッジ部でハザードが発生しても、エッジ検出パルス１４のＨレベル部を再度ラッチし直してるだけであり、出力分周クロック１０の生成波形には影響を及ぼさず位相同期状態の変動は生じない。つまり、従来の技術では過剰パルスが生じると入力クロック一周期分の位相ステップが生じるのに対し、本発明では、エッジ検出パルス外でのパルス抜けは全く問題なく、また、エッジ検出パルス時に過剰パルスが生じても入力クロック一周期分等の大きな位相ステップは生じない。
【００１８】また、位相同期確立過程においては、図４に示す通り入力クロック１の内、位相同期に必要なエッジ１８のみを検出して同期を行うため、入力分周クロック３の立上りエッジの位相３６と位相同期時の位相３７との初期位相の最大値は入力クロック１の１クロック以下と位相比較周期に対しては小さな値となり、位相同期時間は同期位相までの位相遷移量により決まってくることから、位相同期時間の高速化も実現する。
【００１９】また、その他形態の位相比較器においても、位相同期時の入力分周クロック３の立上りエッジの位相を中心に入力クロック１の１クロック分より小さい位相幅を持たせたエッジ検出パルス１４をエッジ検出パルス生成回路１３にて生成すればこれら上述と同様の動作が実現できる。
【００２０】図９は本発明の実施の形態の一例を示したものであり、図１の実施例での位相同期回路を周波数シンセサイザに適用した構成を示したものである。本回路は、基準発振器４９の出力周波数ｆｉｎのクロックを、図１の実施例における位相同期回路部５０の入力クロック１に入力する事で、（数１）で表される周波数ｆｏｕｔの出力クロック９が得られる構成となっている。この場合、位相同期回路部５０の詳細な動作は図１の実施例と同じであるので省略する。
【００２１】例えば、一般的な発振周波数１０ＭＨｚの温度補償型水晶発振器などを適用した基準発振器４９を適用し、入力分周比Ｍを１００００に設定した場合、入力分周クロックの周波数が１ｋＨｚとなることから、出力分周比設定信号６０により、出力分周カウンタの出力分周比Ｎを設定により、１ｋＨｚステップの周波数精度で出力クロック９が得られる周波数シンセサイザが実現できる。
【００２２】また、入力分周比Ｍについても、入力分周比設定信号６１により、エッジ検出パルス生成回路１３内部のデコーダ５８のデコード論理を、Ｍ回に一回の周期かつ出力分周クロック１０に対する入力分周クロック３の位相同期時の位相を中心に、入力クロック１の１周期より小さな位相幅でＨレベル、それ以外ではＬレベルとなるエッジ検出パルス１４を生成できるように設定することで任意に設定可能である。ただしこの場合において、入力クロック１の１周期より小さな位相幅でエッジ検出パルス１４を生成する必要があるため、入力分周比ＭとＮの関係は（数２）で示す条件を満たす必要がある。
【００２３】Ｎ＞２×Ｍ …（数２）
例えば、図９の例での周波数シンセサイザなどでは、周波数設定のステップを小さくするために、１０ＭＨｚの温度補償型水晶発振器の入力クロックを１ｋＨｚまで分周して位相同期回路を構成し、本来ならば位相同期開始時には位相比較周期の１ｍｓという非常に大きな初期位相差が最大生じる場合があり、これが引込時間などの応答を遅くしている要因となっていた。しかし、本発明の適用により入力クロック１クロック分である１００ｎｓという非常に小さな初期位相差で位相同期引き込み動作が行えるため、周波数シンセサイザなどの様に入力クロックの分周比が大きくなる場合には同期時間の飛躍的な短縮が図れる。また、入力分周比が１００００と大きい場合には入力分周カウンタにて構成した場合、１４ビット（２^１３＜１００００＜２^１４）のカウンタ、つまり１４個のフリップフロップとデコーダなどの周辺論理が必要となるが、本発明の適用により、ラッチ用のフリップフロップ二個とデコーダ論理のみで構成可能なことから、図９の実施例では約１２個分のフリップフロップを低減するゲート規模縮小の効果もある。
【００２４】図１０は本発明の実施の形態の一例を示したものであり、図１の実施例に示す位相同期回路を、稼動系クロックと予備系クロックを有する通信装置に適用した一例である。
【００２５】本回路は図１０に示すように、それぞれある通信データ処理機能および監視機能を持つような稼動系回路５５，６９，７１に対して、それぞれ同機能を有する予備系回路５６，７０，７２を故障などの障害発生時に切替えることが可能なような構成となっている。なお、それぞれの回路においてクロック経路以外の通信データや制御信号等は省略してある。
【００２６】例えばこの稼動系回路６９と予備系回路７０の内部回路に、それぞれ本発明の位相同期回路５１，６３が適用され、前段の稼動系回路５５に何らかの障害が生じて、予備系回路５６に切替えた場合において、稼動系回路５５から供給される稼動系クロック５３と予備系クロック５４の位相関係が図１１に示す通りであり、クロック切替制御信号６２にてセレクタ回路５２を制御して位相５７のタイミングにて入力クロックの切替が行われた場合、余剰パルス１７が発生する。しかしながら本発明の適用により、図１の実施例で説明した通り、余剰パルス１７による位相同期状態への影響は発生しない。ただし、入力分周クロック３において、稼動系クロック５３と予備系クロック５４の位相差分の位相ステップが生じ、この位相差が大きいと位相同期外れが生じるが、一般的にこのような予備系クロック５４を有する装置では、稼動系クロック５３と予備系クロック５４の位相差は、位相同期回路部５１の生じない値になるよう設計することでシステムの安定化を図るため、予備系クロック５４に切替えた場合においても安定した位相同期を実現できる。また、さらに予備系クロック５４に切替えた後に、稼動系クロック供給回路５５を修理・交換し、後日、予備系クロック供給回路５６に何らかの障害が生じた場合は、再び修理・交換した稼動系クロック供給回路５５から供給される稼動系クロック５３をセレクタ回路５２にて選択、入力クロック１として供給することで装置全体の動作安定を継続するのが一般的であり、この切替時にも前述の通り安定した位相同期を実現できる。
【００２７】このように、あらゆる故障などの障害に対して安定した装置動作を保証しなければならない伝送装置や交換機などの通信装置では、図１０の例で示す様に、入力クロックに予備系クロックなどを有し、稼動系クロックに障害が生じた場合に予備系クロックに切り替えるような構成となっている場合が多く、位相同期回路に入力される入力クロックが、予備系切替時のタイミングによっては、パルス抜けや余剰パルス発生などの撹乱が生じるが、本発明の適用により入力クロックの撹乱に対しても安定した動作を保証しやすく、装置の安定性向上が図りやすくなる。また、予備系切替用のセレクタ回路が、図１０に示すように論理ゲートでは一般的には一番回路規模が小さいＮＡＮＤゲート４個で構成できるため、安定した装置設計を非常に小さな回路規模で簡単に実現できる。
【００２８】
【発明の効果】本発明の適用により、上述の実施例で示したように、入力クロックのパルス抜け、余剰パルスが発生しても、位相同期の状態に影響を与えにくく、位相同期の高速化などの効果がある位相同期回路を提供できる。また、本方式を採用した位相同期回路をシンセサイザや通信装置等に採用すれば、入力クロックの切り替え時でも、通信動作を安定させることができる。
【図面の簡単な説明】
【図１】出力クロックを分周する出力分周カウンタの出力値から生成したエッジ検出パルスにより入力クロックの位相同期エッジを検出することで入力分周機能を実現した、本発明の実施形態の一例である位相同期回路を示す図。
【図２】図１の実施例において、位相同期時に入力クロックにパルス抜けが生じた場合におけるタイミングチャートの一例。
【図３】図１の実施例において、位相同期時に入力クロックに余剰パルスが生じた場合におけるタイミングチャートの一例。
【図４】図１の実施例において、位相同期開始時におけるタイミングチャートの一例。
【図５】入力クロックを入力分周カウンタにて分周する、従来例の位相同期回路の一例。
【図６】図５の従来例において、位相同期時に入力クロックにパルス抜けが生じた場合におけるタイミングチャートの一例。
【図７】図５の従来例において、位相同期時に入力クロックに余剰パルスが生じた場合におけるタイミングチャートの一例。
【図８】図５の従来例において、位相同期開始時におけるタイミングチャートの一例。
【図９】図１の実施例に示す位相同期回路を周波数シンセサイザに適用した構成を示す一例。
【図１０】図１の実施例に示す位相同期回路を、稼動系クロックと予備系クロックを有する通信装置に適用した一例。
【図１１】図１０に示す実施例において、系切替時に発生する余剰パルスが生じた場合のタイミングチャートの一例。
【符号の説明】
１，１９，６５，７５…入力クロック、２，５９…フリップフロップ、３，２１…入力分周クロック、４，２２…位相比較器、５，２３…位相誤差信号、６，２４…ループフィルタ、７，２５…電圧制御信号、８，２６…電圧制御発振器、９，２７，６７，６８…出力クロック、１０，２９…出力分周クロック、１１，２８…出力分周カウンタ、１２…出力分周カウンタ出力値（各１回分周分毎の出力）、１３…エッジ検出パルス生成回路、１４…エッジ検出パルス、１５，３０…パルス抜け、１６，４５，４８…入力クロックの位相同期エッジ、１７，３３…余剰パルス、１８…入力クロックの立上りエッジ、３１，３４，３７，３９，４０，４１…入力分周クロック立上りエッジの位相同期時の位相、３２，３５，３６，３８，４７…入力分周クロック立上りエッジの位相、４２，４３…エッジ検出パルスのＬレベル部、４４，４６…出力分周クロックの立上りエッジ、４９…基準発振器、５０，５１，６３…位相同期回路部、５２，６４…セレクタ回路、５３…稼動系クロック、５４…予備系クロック、５５，６９，７１…稼動系回路、５６，７０，７２…予備系回路、５７…セレクタ切替位相、５８…デコーダ、６０…出力分周比設定信号、６１…入力分周比設定信号、６２，６６…クロック切替制御信号。

【特許請求の範囲】
【請求項１】制御信号により周波数制御可能な発振器と、上記発振器の出力クロックを分周した出力分周クロックを生成する出力分周カウンタと、上記出力分周カウンタ出力を入力し論理レベルを変動させるパルスを生成するエッジ検出パルス生成回路と、上記エッジ検出パルスにて設定されたハイレベルまたはローレベルのどちらか一方の論理レベルの間に、入力クロックのエッジのみを検出して入力分周クロックとして生成する回路と、上記入力分周クロックと出力分周クロックの位相差を位相誤差信号に変換する位相比較器と、上記位相誤差信号を上記発振器の周波数制御可能な制御信号に変換するループフィルタを有することを特徴とする位相同期回路。
【請求項２】前記エッジ検出パルス生成回路は、前記出力分周カウンタ出力を入力し、前記出力分周クロックに対する前記入力分周クロックの位相同期時の位相を中心に、前記入力クロックの１周期より小さな位相幅でＨレベルとなるエッジ検出パルスを生成し出力することを特徴とする請求項１に記載の位相同期回路。
【請求項３】前記出力分周カウンタに出力分周比を設定する信号を入力し、前記エッジ検出パルス生成回路に入力分周比を設定する信号を入力し、前記出力分周クロックに対する前記入力分周クロック位相同期時の位相を中心に、上記入力クロックの１周期より小さな位相幅でＨレベルとなるエッジ検出パルスを生成し出力する請求項１ないし請求項２のいずれかに記載の位相同期回路を有することを特徴とするシンセサイザ。
【請求項４】請求項１ないし請求項２のいずれかに記載の位相同期回路と複数の入力クロック発生源との間にスイッチを有し、任意に上記スイッチを切り替えることを特徴とする通信装置。
【請求項５】少なくとも位相比較器とループフィルタと電圧制御発振器と入力クロックの分周機能を有する位相同期回路において、一部にパルス抜けやハザードがある入力クロックを入力し、上記クロックのパルス抜けやハザードの所で位相比較した場合、出力クロックの位相ステップが入力クロックの１周期より小さいことを特徴とする位相同期回路。

【図１】