ＬＣ発振器を備えたＰＬＬの粗チューニング時間の改良
ＬＣ発振器のチューニング方法と装置が開示されている。本発明の実施形態は、ビット比較時間を適応的に制御し、最少の粗チューニング時間が得られるようにすることを含んでいる。ビット比較時間は、ＬＣ発振器のキャパシタアレイ内の対応する加重キャパシタの冗長量に逆比例してスケーリングされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は回路設計に関する。より詳細には、本発明の実施形態は位相同期ループ (PLL) 回路の改良に関する。
【背景技術】
【０００２】
位相同期ループ (PLL) は、デジタルクロック同期化、周波数合成 (frequency synthesizing) などで有用性があることから、種々のワイヤレスシステムで広範に使用されている。図１は、関連技術によるＰＬＬを示す全体概略図である。ＰＬＬは、位相周波数検出器 (PFD)１０２と、電荷ポンプ (CP)およびループフィルタ (LF)１０４と、電圧制御型発振器 (VCO)１０６と、周波数分割器 (frequency divider)とから構成されている。ＰＦＤ１０２は、入力信号と出力信号の位相／周波数を比較し、その結果をＣＰ＆ＬＦ１０４に送信する。ＣＰ＆ＬＦ１０４は、ＰＦＤ１０２での比較結果をＤＣ電圧に変換する。ＰＦＤ１０２は、入力信号が出力より進んでいるか遅れているかに応じて、「ＵＰ」または「ＤＯＷＮ」信号を生成する。ＶＣＯ１０６は、ＣＰ＆ＬＦ１０４から供給されたＤＣ電圧 (Vcontrol) の関数としてパルス周波数を生成する。
【０００３】
ＰＬＬ用途では、インダクタ・キャパシタＶＣＯ(LC-VCO)は、そのジッタ／位相ノイズパフォーマンスが、例えばリング発振器 (ring oscillator) よりも優れているのが一般的であることから、幅広く使用されている。ＬＣ−ＶＣＯは、プロセスの変化が種々のインダクタとキャパシタコンポーネントにおいて許容差 (tolerance)／変動 (variation) を発生することから、必要とする周波数と範囲をカバーするようにチューニングされている。
【０００４】
図２は、関連技術のＬＣ−ＶＣＯを示す簡略概要図である。２つのＣＭＯＳインバータ２０２および２０４は、第１のインバータ２０２の共通ドレインを第２のインバータ２０４の共通ゲートに接続することによって、またその逆の接続もすることによって交差結合 (cross-coupled) されている。交差結合されたインバータ２０２と２０４はマルチバイブレータ (multivibrator) を構成している。インダクタ２０６（Ｌ）はキャパシタ回路２１０に並列接続されてタンク回路 (tank circuit) を形成している。キャパシタ回路２１０はアナログバラクタ (analog varactor)２１２（ＣＶ）とディスクリートキャパシタアレイ (discrete capacitor array)２１４（ＣＤ）に分割されている。ディスクリートキャパシタアレイ２１４は周波数を粗チューニング (coarse tuning) するために使用され、バラクタは精チューニング (fine-tuning)するために使用されている。ディスクリートキャパシタアレイ２１４のスイッチを制御するための電圧ノードは、簡略化のためこの図では省かれている。このタイプのＶＣＯは、バラクタだけで制御される一般的なＬＣ発振器よりも良好な位相ノイズパフォーマンスが得られることから、最近ではワイヤレス応用分野で応用されている。
【０００５】
図３は、位相ロックオペレーションにおけるタンク回路の一部として、ディスクリートキャパシタを有するＬＣ−ＶＣＯを組み込んでいる関連技術のＰＬＬを示すブロック図である。通常の動作モードにあるときは、ＰＦＤと電荷ポンプ３０２は、ローパスフィルタ (low pass filter)３０４を通してアナログバラクタ３０６を制御し、正確な周波数と位相ロックが得られるようにする。しかし、ＰＬＬがアクティベートされるか、あるいは所望の周波数を変えようとすると、ＰＬＬは粗チューニング期間に入り、粗周波数ロックが得られるようにする。この粗周波数獲得プロセスは、粗チューニングコントローラ (coarse tuning controller)３１０を使用して行なわれ、粗チューニングコントローラは、該当キャパシタ３１２をオン・オフして、ＶＣＯ３０８の出力周波数を可能な限り所望の周波数に近づける。
【０００６】
図４は、関連技術による粗チューニングプロセス期間のＰＬＬを示すブロック図である。粗チューニングプロセスでは、バイアスジェネレータ (Bias Generator) はＶＣＯのバラクタのための固定制御電圧 (fixed control voltage) を生成する。従って、バラクタのキャパシタンス（例えば、図２のＣｖ）は、粗チューニング期間固定されている。バラクタのキャパシタンスを制御する代わりに、ＶＣＯの周波数はディスクリートチューニングキャパシタによって決定される。水晶発振器 (Crystal Oscillator) は粗チューニングのための参照値 (reference) を提供する。プリスケーラとカウンタ (Prescaler & Counter) は、所望ロック周波数について、所定持続時間の間のＶＣＯクロック数をカウントする。ここで、所定持続時間 (pre-determined duration) とは、EN_COUNTERの高持続時間（ｈｉｇｈ ｄｕｒａｔｉｏｎ）のことである。各粗チューニングステージにおいて、デジタルコンパレータ (Digital Comparator) は参照番号とPrescaler&Counterからのカウンタ値とを比較し、ＶＣＯ周波数が所望周波数より高いか、低いかを判断するためのＵＰ／ＤＯＷＮ信号を生成する。このＵＰ／ＤＯＷＮ信号を使用して、各ステージのキャパシタはＯＮまたはＯＦＦにセットされる。リセットジェネレータとカウンタコントローラ (Reset Generator & Counter Controller) は、粗チューニングステージごとにPrescaler&Counterのカウンタ値をリセットする。
【０００７】
関連技術では、ＶＣＯの粗チューニングと精チューニング制御を行なういくつかの方法が公表されている（例えば、特許文献１および非特許文献１を参照）。各参考文献は、参照によりその全体が本明細書に組み込まれている。粗チューニングプロセスの正確性は、バラクタのサイズを縮小化することに関係している。バラクタのサイズは位相ノイズに逆比例することから、バラクタのサイズを縮小化すると、位相ノイズパフォーマンスが向上するという利点が得られる。粗チューニングプロセスがより正確に行なわれるときは、最小キャパシタを設計して、粗チューニング中に微細な周波数ステップサイズが得られるようにすべきである。
【０００８】
粗チューニングプロセスを正確に行なうためには、周波数誤差検出と最小キャパシタのステップサイズが共に、正確に決定される必要がある。最新プロセス手法によると、キャパシタンスの面で十分に整合されたキャパシタが得られるが、この誤差は、より正確な粗チューニングのために、粗チューニング期間に最小化または補償することができる。粗チューニング中の周波数誤差検出器の設計は、粗チューニング時間に関係しており、それについて以下に検討する。
【０００９】
図５は、主要タイミングパラメータと共に関連技術による粗チューニングプロセスの例を示す図であり、図６は、関連技術による粗チューニングコントローラ内の検出ロジックを示すブロック図である。粗チューニングプロセスは所望周波数が変化すると、あるいはパワーアップのあと開始される。粗チューニングプロセスは一種の周波数トラッキング (frequency tracking) であるので、ＶＣＯ６１０の周期を推定するためにデジタルアキュムレータ (digital accumulator)６３０が使用される。その結果は、外部クリスタルクロックからの参照タイミング信号と比較される。図６に示す粗チューニングの特定の実装では、デジタルアキュムレータ６３０（またはカウンタ）は、粗チューニングコントローラによって生成されるRST_COUNTER信号によって周期的にリセットされる。このカウントオペレーションは、EN_COUNTER信号によってマスキングされる。図６に示すように、カウンタのオペレーションは、EN_COUNTER信号が高（high）のときだけ（例えば、ＡＮＤゲート６２０を使用して）イネーブルされる。アキュムレータ／カウンタ６３０の出力がデジタルコンパレータ６５０によって判定されるように参照番号（例えば、図６中の「Ｍ」）を超えると、OUT_COUNTER信号は高になる。このOUT_COUNTER信号と粗チューニングコントローラからのCOMP_CLK信号は、フリップフロップ６６０によって周波数の進みと遅れ (lead-and-lag) 検出のために使用される。
【００１０】
図５に示すように、OUT_COUNTER信号は、COMP_CLK信号が低から高に遷移する前に５１０で高になる。周波数誤差に応じて、ラッチされた値は５２０で１からゼロに変化する。図５に示す例では、ＶＣＯ周波数は、期待よりも大きいと判定される。ラッチされた出力（例えば、フリップフロップ６６０）における極性は、ＶＣＯ中の（ｉ番目）キャパシタに接続されたスイッチの極性を判定するために使用することができる。
【００１１】
ＰＬＬがチャネル情報を受け取ると、粗チューニングコントローラはそのチャネル情報を、粗チューニングに適切なタイミングパラメータに変換する。例えば、所望ターゲット周波数が１ＧＨｚで、外部参照クロック周波数が２０ＭＨｚであるときは、粗チューニングコントローラは２０ＭＨｚ外部クロック信号と共に動作して、RST_COUNTER信号、EN_COUNTER信号、参照番号、およびCOMP_CLK信号を生成する。
【００１２】
例えば、EN_COUNTERの高持続時間が１μsにセットされ、ターゲット周波数が１ＧＨｚであると想定する。ここで、EN_COUNTERの持続時間を表す１μsは設計値であり、粗チューニングプロセスの正確性に応じて他の値に変更することができる。この例では、外部クロックは２０で除算されて（20/20MHz = １μs）、EN_COUNTERの高持続時間を生成する。参照番号は、EN_COUNTERをターゲットＶＣＯ周波数の持続時間で除算することから決定される。従って、この例では、参照番号は1000 (=１μs/(1/1GHz))である。この参照番号は、デジタルコンパレータでPrescaler&Counterのカウンタ値と比較される。COMP_CLKは、EN_COUNTERの立ち下りエッジ (falling edge) と同期化され、デジタルコンパレータでタイミングクロックとして使用される。RST_COUNTERは、各粗チューニングステージのリセット信号であり、EN_COUNTERが高から低に移行したあと１外部クロックの間、高になる。
【００１３】
粗チューニングプロセスの正確性は決定すべき設計パラメータであり、主にEN_COUNTER信号によって決定される。図５において、Tc,1bitは、粗チューニングにおいて１ビットがオンとオフにスイッチするときの総サイクル時間を意味し、これは、主にカウンタTc,counterの動作時間によって決定される。
【００１４】
正確な粗チューニングの制約要因は、図６の進みと遅れ検出ロジック (lead-and-lag detection logic) の不確実性である。粗チューニングの目標が１ＭＨｚの周波数差を判別することであると想定すると、例えば、0.9995GHzと1.0005GHzという２つのＶＣＯ周波数が検出されるべきである。EN_COUNTERの持続時間が１μsにセットされているときは、参照番号（例えば、図６中の「Ｍ」）は1000 (=１μs/1ns)にセットされるべきである。EN_COUNTERの立ち上がりエッジとOUT_COUNTERの立ち上がりエッジ (rising edge) との間の時間差は、ＶＣＯ周波数が0.9995GHzのときは1.0005μs、ＶＣＯ周波数が1.001GHzであるときは0.9995μsである。タイミング不確実性がないときは、前者のケースでは、周波数「ＤＯＷＮ」信号が、後者のケースでは、周波数「ＵＰ」信号が進みと遅れ検出ロジックによって生成される。しかし、進みと遅れ検出ロジックからのタイミング不確実性が1nsであれば、２つの結果は同じになる可能性がある。従って、これらの２ＶＣＯ周波数が進みと遅れ検出ロジックによって区別できるかどうかは不確実である。
【００１５】
タイミング不確実性が固定しているときは、その正確性は参照番号、またはEN_COUNTERの持続時間を増加することで改善することができる。参照番号が１０倍だけ大きくされると想定すると、時間差は、これらの２ケースでは、10.005μsと9.995μsになる。5nsのタイミングマージンは1nsのタイミング不確実性よりも大きいので、その判定は正しくなる。言い換えれば、ＶＣＯの初期周波数差が0.1%であると、時間差は、前者ケースの1nsではなく、10nsになる。この値は、進みと遅れ検出ロジックからの不確実性を補償するのに十分大きいので、所望の正確性を得ることができる。
【００１６】
しかし、粗チューニングが改善される代償として、比較時間、または粗チューニングに必要な時間が増加するという不利益がある。決定されるビット数が１０ビットであれば、粗チューニングを終了するのに必要な時間は、１ビット判定ケースでは１０倍になる。要約すると、ビット数、または粗チューニングの正確性が増加すると、粗チューニング時間も増加することになる。
【００１７】
粗チューニングを終了すると、ＰＬＬは（例えば、図３に図示したように）フェーズロックオペレーションに入る。ＰＬＬの総ロック時間は粗チューニングに必要な時間を含んでいるので、正確な粗チューニングは総ロック時間を増加する傾向がある。さらに、前述したように、アナログバラクタは、粗チューニングのために使用されるディスクリートキャパシタアレイと比較したとき品質係数（quality factor）が劣っているのが一般的であるので、アナログバラクタのサイズを縮小すると、位相ノイズパフォーマンスが改善されることになる。さらに、アナログバラクタのサイズを縮小できるのは、正確な粗チューニングが保証されているときだけである。粗チューニングの正確性が劣っていると、アナログバラクタの動作範囲は所望の周波数を超えることがあるので、位相と周波数ロックを達成することができない。従って、粗チューニングは、良好な位相ノイズパフォーマンスのためにも、短いロック時間のためにも、非常に高速に行なわれる必要がある。
【００１８】
上記参考文献は、該当箇所で、追加のまたは代替の詳細、特徴および／または技術的背景の適切な教示のために、参照により本明細書に組み込まれている。
【００１９】
【特許文献１】米国特許第6,137,372号明細書
【非特許文献１】“A CMOS Self-Calibrating Frequency Synthesizer,” IEEE Journal of solid-state circuits, Vol.35, NO. 10, 2000
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、少なくとも上述した問題および／または欠点を解決すること、ならびに少なくとも以下に説明する利点を提供することである。
【課題を解決するための手段】
【００２１】
従って、本発明の実施形態は、ＬＣ発振器のチューニング方法と装置を含んでいる。本発明の実施形態は、ビット比較時間を適応的に制御し、最少の粗チューニング時間を提供することを含んでいる。ビット比較時間は、ＬＣ発振器のキャパシタアレイ内の対応する加重キャパシタの冗長量に逆比例してスケーリングされる。
【００２２】
本発明のその他の利点、目的、および特徴は、その一部は、以下に続く説明の中で明らかにされるが、その一部は、この分野の通常の知識を有するものが以下の説明を検討すれば明らかになるもの、あるいは本発明を実施することで習得されるものである。本発明の目的と利点は、特に請求の範囲に記載されているように実現し、達成することが可能である。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明を詳しく説明するが、図面において、類似の参照符号は類似の要素を示している。
【００２４】
以下では、本発明を実施することができる具体的実施形態を例示している添付図面を参照して、好ましい実施形態について詳しく説明する。図面において、類似の番号は、いくつかの図面を通してほぼ類似のコンポーネントを示している。これらの実施形態は、当業者が本発明を実施できるように十分に詳細に説明されている。他の実施形態を利用することも可能であり、構成上、論理上、および知性上（intellectual）の変更は、本発明の範囲から逸脱しない限り変更が可能である。さらに、本発明の種々の実施形態は、異なっているが必ずしも相互に排他的であるとは限らないことを理解されたい。例えば、ある実施形態の中で説明されている特定の特徴、構造または特性は、他の実施形態の中に含めることが可能である。以下の詳細説明は制限的なものではなく、本発明の範囲は、添付の特許請求の範囲、および特許請求の範囲に対して認められる等価な範囲全体によってのみ確定される。
【００２５】
本発明の実施形態は、粗チューニング期間の総ビット比較時間を減少する方法を開示している。例えば、粗チューニング時間と粗チューニングの正確性との間のトレードオフは、各ビット判定の粗チューニングについて加重比較時間を採用することによって解決することができる。従って、各粗チューニングビットのビット比較時間は、その比較分解能に応じて異なるようにセットすることができる。
【００２６】
図７は、関連技術における粗チューニングプロセスの簡略タイミング図を比較目的のために示している。上述したように、粗チューニングの最終的分解能は、バラクタの縮小を可能にするように十分に小さくセットしておくべきである。しかし、各ビットの粗チューニング時間も、判定プロセスにおける変動のすべてをカバーするように十分に大きくセットされる。これらの変動は、進みと遅れ検出ロジックの不確実性、他のロジック遅延、ノイズ（例えば、電源のノイズ）、各コンポーネントのスタートアップ時間などに起因するものである。従って、粗チューニングビットの数が増加すると、粗チューニングのために必要な総時間は、図７に示すように線形的に増加する。
【００２７】
上記とは対照的に、図８は、本発明の実施形態による粗チューニングプロセスの簡略タイミング図を示している。図７の例とは異なり、各ビットの判定時間を異なるようにセットすることができる。最終ビット（例えば、ＬＳＢ）は判定時間が長くなっており、先頭ビット（例えば、ＭＳＢ）は判定時間が短くなっている。しかし、各ビットの持続時間は、実装された特定の粗チューニングアルゴリズムに従って最適化することができる。従って、判定時間に加重（重み付け）すると、正確な粗チューニング結果が得られ、かつ粗チューニング時間も減少される。
【００２８】
本発明の実施形態による粗チューニングに対する適応的時間調整 (adaptive time regulation)は、粗チューニング用のディスクリートキャパシタアレイに冗長加重を組み入れることによって得られる。表１は、粗チューニング用のキャパシタアレイの実装例を示している。なお、当業者ならば理解するように、他の加重方式を使用することも可能である。表１において、Caps(n)はＶＣＯの周波数をチューニングするために使用される（ｎ番目）キャパシタに対応している。例えば、Caps(1)は、粗チューニングプロセスを通して最後に選択されるキャパシタである。表１に示すように、キャパシタンス値に対する相対加重係数 (relative weighting factor) だけが示されている。Caps(10)からCaps(7)までの加重係数は、広範なＶＣＯレンジに関してバイナリ加重 (binary weighting) によって選択される。さらに、Caps(6)からCaps(1)までの加重係数は、経験的に粗チューニング時間と冗長マージン（redundancy margin）とのトレードオフから選択される。例えば、Caps(6)の加重は１０、Caps(5)からCaps(1)までの加重の総和は１６である。そのため、Caps(6)レベルでは冗長量が６になっている。
【００２９】
ＬＣ−ＶＣＯの周波数は、1/2π√LCの式によって決定されるので、キャパシタンスの相対加重は、周波数の変化を示すのに十分である。表１中の冗長R(i)は、次のように式（１）によって加重W(i)を使用して得ることができる。
【００３０】
【数１】
【００３１】
キャパシタンス値は周波数と対応しているので、上記式は、冗長性を使用すると、判定プロセスにおいて誤差を補償できることを示している。例えば、R(10)は１０であるので、Caps(10)のスイッチの選択の仕方が正しくなければ、この誤差は後続の判定プロセスで訂正することができる。しかし、Caps(10)のスイッチの極性が判定ロジックにおいて期待外の誤差によってゼロにセットされたときは、冗長量は表１と異なり負になっている。粗チューニングプロセスは、この負の冗長性が原因で起こる周波数誤差を解決（resolve）することができない。理想的な事情では、判定プロセス (decision process) が完全であり、冗長性がすべてゼロにセットすることができれば、粗チューニングの結果も理想的になり、結果として得られる正確性は最小の加重係数によって決定されることになる。しかし、実際のキャパシタアレイの実装では、２つのバイナリ加重（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）キャパシタの間には若干の不一致 (mismatch) が存在する。下位ビットに冗長性がなければ、あるステージでのこの不一致は解決（resolve）することができない。不一致量は加重係数に比例するので、この不一致が原因で起こる周波数誤差は、より小さい加重係数をもつキャパシタアレイでは重大度が低くなる。例えば、２つのバイナリ加重キャパシタ６４および１の誤差が10%であると、キャパシタンスの誤差は、それぞれ6.4および0.1になる。チューニングキャパシタの最終的分解能が１であると想定した場合、最上位ビットの誤差が10%であると、周波数計算の誤差は余りに大きくなる。従って、冗長性は、表１に示すように、低インデックスではなく、高インデックス（例えば、ＭＳＢ）に付与されるのが通常である。
【００３２】
【表１】
【００３３】
キャパシタアレイにおける冗長性は、意図的にキャパシタアレイの製造不一致 (fabrication mismatch) を補償するようにすることが可能であるが、その特性は粗チューニング時間を効果的に減少するために使用することもできる。若干の不確実性または誤差が偶然に粗チューニングの判定プロセスに存在することがあっても、これらの誤差または不確実性は、誤差量がその特定のインデックスにおける冗長量より少なければ、訂正されることになる。
【００３４】
例えば、所望ターゲット周波数が加重キャパシタンスの総和として「130」に一致していると想定すると、Caps(10)とCaps(2)の粗チューニング値は、理想的ケースでは１にセットされるはずである（例えば、スイッチオンされる）。例えば、図６を参照して説明すると、たとえCaps(10)が１にセットされていても、進みと遅れ検出ロジックは「ＵＰ」の比較結果を出力する。従って、ＶＣＯの周波数は増加されるはずである。このケースでは、周波数は加重キャパシタの数が増加すると増加するものと想定されている。従って、Caps(10)が「１」のときのＶＣＯの実効周波数は、実効加重値が「130」のときのターゲット周波数よりも遅くなる。判定ロジックが若干のオフセットをもち、例えば、その値が「３」であれば、Caps(10)の粗チューニング値は、ゼロにではなく１になる。キャパシタに付与される加重係数はＶＣＯの動作周波数を決定するための係数であるので、そのオフセット値は、周波数ドメインから時間ドメインに変換されるときタイミング誤差として直接に表される。
【００３５】
例えば、「１」の単位値が3nsの周期誤差に一致していれば、オフセット値「３」は、粗チューニングプロセスがその判定で9nsのオフセットを有していることを示している。このタイミング誤差は、各ビットの比較時間を増加することによって訂正することができる。説明を簡単にするために、最初の判定プロセスだけが判定誤差を有しているものと想定すると、残りの粗チューニング判定は正しいことになる。従って、粗チューニングからのCaps(10-1)は、130の総加重値を得るために[0111101101]になる。上記例は判定誤差に関して単純化されているとしても、冗長性はあるステージでの判定誤差を補償するのに役立っていることは明らかである。Caps(N)レベル（ただし、N32）での冗長性は、N-1から１までのCapsの総和とCaps(N)との差である。例えば、ターゲットＶＣＯ周波数は「13」である。Caps(6)レベルに判定誤差があり、従って、Caps(6)が正しい「１」ではなく、誤って「０」として選択されたと想定する。Caps(6)の加重は「10」であり、「０」として選択されているので、残りのCaps（つまり、Caps(5-1)）はターゲットＶＣＯ周波数をカバーするように選択される必要がある。その結果、Capsは、[0000100100]ではなく、[0000011100]が選択される。そこで、判定誤差がある場合には、残りのステージは冗長性の助けを得て、誤差をカバーすることができる。
【００３６】
２つのバイナリ加重キャパシタアレイにおける不一致量は、判定ロジックからの誤差発生源よりも大であるのが一般的である。従って、冗長値は、粗チューニングの判定プロセスにおける誤差ではなく、不一致を補償できるように設計されている。従って、判定プロセス中のタイミング誤差は、粗チューニングの正確性に及ぼす影響が少ない。よって、粗チューニングの持続時間は、大きな冗長性があれば減少することができる。比較時間の持続時間を延長すると（例えば、図５に図示）、判定プロセスからの影響を低減できるので、冗長性がゼロのとき最も正確な判定または最長の比較時間が可能になる。表１の具体例では、粗チューニングコントローラは、冗長性がゼロである場合のCaps(3-1)のスイッチング極性を判定するとき、最も正確な判定を得るはずである。その他のビットの比較正確性は緩和することができるので、より少ない比較時間を許容することができる。
【００３７】
前述したように、比較時間が２倍になると、粗チューニングプロセスの正確性は２倍になるのが一般的である。TminがCaps(1-3)に必要な最小限の１ビット比較時間であると想定すると、Caps(4)の比較時間をTmin/2として、正しい粗チューニング結果を得ることができる。同様に、Caps(10)にはTmin/10という比較時間を使用でき、誤差確率はCaps(1-3)のTminの場合と同じになる。下表は、本発明の実施形態によるタイミングプロシージャの一例である。
【００３８】
【表２】
【００３９】
表２に示すように、複数のビットが、関連技術での開示とは異なる方法でスイッチされている。CapsはペアでＭＳＢからＬＳＢに順次にスイッチすることができる。例えば、第１のステージでは、Caps(10)とCaps(9)が選択されている。第２のステージでは、Caps(9)とCaps(8)が選択されている。粗チューニング時間は、隣接するCaps、つまりCaps(N)とCaps(N-1)との間の最長比較時間によって制限されている。これとは対照的に、関連技術では、Caps(6)とCaps(3)が同じステージでスイッチされているので、粗チューニング時間はCaps(3)の冗長量によって制限されている。しかし、本発明のブロードワーク（ｂｒｏａｄｗｏｒｋ）によれば、Caps(6)とCaps(5)が同じステージでスイッチされているので、粗チューニング時間はCaps(3)ではなく、Caps(5)の冗長量によって制限されている。従って、粗チューニング時間を、関連技術のシステムに比べて、顕著に減少させることができる。
【００４０】
同じ比較サイクル時間が粗チューニングに対して適用される場合、粗チューニングの総時間は10* Tminになる。しかし、比較時間の適応的最適化が行なわれるときは、総粗チューニング時間は短縮されることになる。例えば、表１の粗チューニング時間は
【００４１】
【数２】
【００４２】
である。以上のように、総粗チューニングは、ほぼ同じ正確性で２倍以上に低減される。従って、正確な粗チューニングは、本発明の実施形態で説明したように、比較時間に対して適応スケーリングを使用することによって行なうことができる。正確な粗チューニングはアナログバラクタのサイズを小さくすることも可能にするので、位相ノイズパフォーマンスが向上することになる。
【００４３】
以上のほかに、総ロック時間は、本発明の実施形態に関連して説明した手法を採用することによって、減少し、あるいはすべての条件にわたって一貫したものにすることができる。粗チューニングプロセスはデジタルであるので、その機能と動作時間は初期設計によって決まる。しかし、粗チューニングの後の位相ロックオペレーションは、ＰＦＤの初期状態、周波数誤差の量およびループ特性の変動によって影響される。正確な粗チューニングは、粗チューニングの後のターゲット周波数に対する周波数誤差を減少するので、周波数誤差の最大値を減少することができる。従って、周波数と位相ロックを獲得するために必要な時間を減少することができる。以上のようにして、総ロック時間は、正確な粗チューニングによって、初期周波数誤差全体にわたって調整し、低減することができる。
【００４４】
正確な粗チューニングに起因するオーバヘッドは、本発明の実施形態では、比較時間の適応によって大幅に緩和される。正確な粗チューニングに対するオーバヘッドと、判定すべきビット数の増加は、粗チューニング時間の調整と位相ロックオペレーションの時間減少によってゼロにされる。従って、本発明の実施形態によれば、ＬＣ−ＶＣＯにおける粗チューニングの時間が低減されるので、ＰＬＬのロック時間が低減されることになる。
【００４５】
以上、位相ノイズパフォーマンスを向上し、ＬＣ発振器の動作範囲を増加するためのＬＣ発振器に関する方法と装置について説明してきた。粗チューニングはＰＬＬの実効ロック時間を増加し、このオーバヘッドは、粗チューニングの所望の正確性が増加するのに伴い増加する。本発明の実施形態では、ビット比較時間は、適応的に制御され、最小の粗チューニング時間が得られる。粗チューニング用の加重キャパシタアレイにおける冗長性は、粗チューニングの正確性を犠牲にすることなく比較時間の減少を可能にする。ビット比較時間は冗長性の量に応じてスケーリングされる。加重キャパシタの冗長性がキャパシタンスの不一致を補償するために使用されるので、粗チューニング時間を減少するためにこの特性を使用することは、余計の負担とはならない。さらに、粗チューニング時間に対する同じ時間制限が使用される場合は、本発明の実施形態によれば、粗チューニングの正確性を増加することができる。正確な粗チューニングは、位相ロックオペレーションについて動作時間および時間変化を減少することができるので、本発明の実施形態によれば、ＰＬＬのロック時間を減少することができる。
【００４６】
上述した実施形態および利点は単なる例示であり、本発明を限定するものと解釈するべきではない。ここで教示している事項は、他のタイプの装置に容易に適用可能である。本発明の説明は、例示を目的としており特許請求の範囲を限定するものではない。多くの代替形態、改良形態および変更形態が当業者には明らかだろう。請求項において、ミーンズプラスファンクション(means-plus-function)句は、記載した機能を実行するものとして本明細書で説明されている構造および構造上の等価物（structural equivalents）だけでなく、等価構造（equivalent structure）も包含することを意図している。
【図面の簡単な説明】
【００４７】
【図１】関連技術によるＰＬＬを示す全体概要図である。
【図２】関連技術のＬＣ−ＶＣＯを示す簡略概要図である。
【図３】フェーズロックオペレーションにおけるタンク回路の一部としてディスクリートキャパシタを有するＬＣ−ＶＣＯを組み込まれている関連技術のＰＬＬを示すブロック図である。
【図４】関連技術による粗チューニングプロセス中のＰＬＬを示すブロック図である。
【図５】関連技術による、主要なタイミングパラメータと共に粗チューニングプロセスの例を示す図である。
【図６】粗チューニングコントローラにおける検出ロジックを示すブロック図である。
【図７】粗チューニングプロセスの簡略タイミング図の配置を示す図である。
【図８】本発明の一実施形態による粗チューニングプロセスの簡略タイミング図である。
【図９】
【技術分野】
【０００１】
本発明の実施形態は回路設計に関する。より詳細には、本発明の実施形態は位相同期ループ (PLL) 回路の改良に関する。
【背景技術】
【０００２】
位相同期ループ (PLL) は、デジタルクロック同期化、周波数合成 (frequency synthesizing) などで有用性があることから、種々のワイヤレスシステムで広範に使用されている。図１は、関連技術によるＰＬＬを示す全体概略図である。ＰＬＬは、位相周波数検出器 (PFD)１０２と、電荷ポンプ (CP)およびループフィルタ (LF)１０４と、電圧制御型発振器 (VCO)１０６と、周波数分割器 (frequency divider)とから構成されている。ＰＦＤ１０２は、入力信号と出力信号の位相／周波数を比較し、その結果をＣＰ＆ＬＦ１０４に送信する。ＣＰ＆ＬＦ１０４は、ＰＦＤ１０２での比較結果をＤＣ電圧に変換する。ＰＦＤ１０２は、入力信号が出力より進んでいるか遅れているかに応じて、「ＵＰ」または「ＤＯＷＮ」信号を生成する。ＶＣＯ１０６は、ＣＰ＆ＬＦ１０４から供給されたＤＣ電圧 (Vcontrol) の関数としてパルス周波数を生成する。
【０００３】
ＰＬＬ用途では、インダクタ・キャパシタＶＣＯ(LC-VCO)は、そのジッタ／位相ノイズパフォーマンスが、例えばリング発振器 (ring oscillator) よりも優れているのが一般的であることから、幅広く使用されている。ＬＣ−ＶＣＯは、プロセスの変化が種々のインダクタとキャパシタコンポーネントにおいて許容差 (tolerance)／変動 (variation) を発生することから、必要とする周波数と範囲をカバーするようにチューニングされている。
【０００４】
図２は、関連技術のＬＣ−ＶＣＯを示す簡略概要図である。２つのＣＭＯＳインバータ２０２および２０４は、第１のインバータ２０２の共通ドレインを第２のインバータ２０４の共通ゲートに接続することによって、またその逆の接続もすることによって交差結合 (cross-coupled) されている。交差結合されたインバータ２０２と２０４はマルチバイブレータ (multivibrator) を構成している。インダクタ２０６（Ｌ）はキャパシタ回路２１０に並列接続されてタンク回路 (tank circuit) を形成している。キャパシタ回路２１０はアナログバラクタ (analog varactor)２１２（ＣＶ）とディスクリートキャパシタアレイ (discrete capacitor array)２１４（ＣＤ）に分割されている。ディスクリートキャパシタアレイ２１４は周波数を粗チューニング (coarse tuning) するために使用され、バラクタは精チューニング (fine-tuning)するために使用されている。ディスクリートキャパシタアレイ２１４のスイッチを制御するための電圧ノードは、簡略化のためこの図では省かれている。このタイプのＶＣＯは、バラクタだけで制御される一般的なＬＣ発振器よりも良好な位相ノイズパフォーマンスが得られることから、最近ではワイヤレス応用分野で応用されている。
【０００５】
図３は、位相ロックオペレーションにおけるタンク回路の一部として、ディスクリートキャパシタを有するＬＣ−ＶＣＯを組み込んでいる関連技術のＰＬＬを示すブロック図である。通常の動作モードにあるときは、ＰＦＤと電荷ポンプ３０２は、ローパスフィルタ (low pass filter)３０４を通してアナログバラクタ３０６を制御し、正確な周波数と位相ロックが得られるようにする。しかし、ＰＬＬがアクティベートされるか、あるいは所望の周波数を変えようとすると、ＰＬＬは粗チューニング期間に入り、粗周波数ロックが得られるようにする。この粗周波数獲得プロセスは、粗チューニングコントローラ (coarse tuning controller)３１０を使用して行なわれ、粗チューニングコントローラは、該当キャパシタ３１２をオン・オフして、ＶＣＯ３０８の出力周波数を可能な限り所望の周波数に近づける。
【０００６】
図４は、関連技術による粗チューニングプロセス期間のＰＬＬを示すブロック図である。粗チューニングプロセスでは、バイアスジェネレータ (Bias Generator) はＶＣＯのバラクタのための固定制御電圧 (fixed control voltage) を生成する。従って、バラクタのキャパシタンス（例えば、図２のＣｖ）は、粗チューニング期間固定されている。バラクタのキャパシタンスを制御する代わりに、ＶＣＯの周波数はディスクリートチューニングキャパシタによって決定される。水晶発振器 (Crystal Oscillator) は粗チューニングのための参照値 (reference) を提供する。プリスケーラとカウンタ (Prescaler & Counter) は、所望ロック周波数について、所定持続時間の間のＶＣＯクロック数をカウントする。ここで、所定持続時間 (pre-determined duration) とは、EN_COUNTERの高持続時間（ｈｉｇｈ ｄｕｒａｔｉｏｎ）のことである。各粗チューニングステージにおいて、デジタルコンパレータ (Digital Comparator) は参照番号とPrescaler&Counterからのカウンタ値とを比較し、ＶＣＯ周波数が所望周波数より高いか、低いかを判断するためのＵＰ／ＤＯＷＮ信号を生成する。このＵＰ／ＤＯＷＮ信号を使用して、各ステージのキャパシタはＯＮまたはＯＦＦにセットされる。リセットジェネレータとカウンタコントローラ (Reset Generator & Counter Controller) は、粗チューニングステージごとにPrescaler&Counterのカウンタ値をリセットする。
【０００７】
関連技術では、ＶＣＯの粗チューニングと精チューニング制御を行なういくつかの方法が公表されている（例えば、特許文献１および非特許文献１を参照）。各参考文献は、参照によりその全体が本明細書に組み込まれている。粗チューニングプロセスの正確性は、バラクタのサイズを縮小化することに関係している。バラクタのサイズは位相ノイズに逆比例することから、バラクタのサイズを縮小化すると、位相ノイズパフォーマンスが向上するという利点が得られる。粗チューニングプロセスがより正確に行なわれるときは、最小キャパシタを設計して、粗チューニング中に微細な周波数ステップサイズが得られるようにすべきである。
【０００８】
粗チューニングプロセスを正確に行なうためには、周波数誤差検出と最小キャパシタのステップサイズが共に、正確に決定される必要がある。最新プロセス手法によると、キャパシタンスの面で十分に整合されたキャパシタが得られるが、この誤差は、より正確な粗チューニングのために、粗チューニング期間に最小化または補償することができる。粗チューニング中の周波数誤差検出器の設計は、粗チューニング時間に関係しており、それについて以下に検討する。
【０００９】
図５は、主要タイミングパラメータと共に関連技術による粗チューニングプロセスの例を示す図であり、図６は、関連技術による粗チューニングコントローラ内の検出ロジックを示すブロック図である。粗チューニングプロセスは所望周波数が変化すると、あるいはパワーアップのあと開始される。粗チューニングプロセスは一種の周波数トラッキング (frequency tracking) であるので、ＶＣＯ６１０の周期を推定するためにデジタルアキュムレータ (digital accumulator)６３０が使用される。その結果は、外部クリスタルクロックからの参照タイミング信号と比較される。図６に示す粗チューニングの特定の実装では、デジタルアキュムレータ６３０（またはカウンタ）は、粗チューニングコントローラによって生成されるRST_COUNTER信号によって周期的にリセットされる。このカウントオペレーションは、EN_COUNTER信号によってマスキングされる。図６に示すように、カウンタのオペレーションは、EN_COUNTER信号が高（high）のときだけ（例えば、ＡＮＤゲート６２０を使用して）イネーブルされる。アキュムレータ／カウンタ６３０の出力がデジタルコンパレータ６５０によって判定されるように参照番号（例えば、図６中の「Ｍ」）を超えると、OUT_COUNTER信号は高になる。このOUT_COUNTER信号と粗チューニングコントローラからのCOMP_CLK信号は、フリップフロップ６６０によって周波数の進みと遅れ (lead-and-lag) 検出のために使用される。
【００１０】
図５に示すように、OUT_COUNTER信号は、COMP_CLK信号が低から高に遷移する前に５１０で高になる。周波数誤差に応じて、ラッチされた値は５２０で１からゼロに変化する。図５に示す例では、ＶＣＯ周波数は、期待よりも大きいと判定される。ラッチされた出力（例えば、フリップフロップ６６０）における極性は、ＶＣＯ中の（ｉ番目）キャパシタに接続されたスイッチの極性を判定するために使用することができる。
【００１１】
ＰＬＬがチャネル情報を受け取ると、粗チューニングコントローラはそのチャネル情報を、粗チューニングに適切なタイミングパラメータに変換する。例えば、所望ターゲット周波数が１ＧＨｚで、外部参照クロック周波数が２０ＭＨｚであるときは、粗チューニングコントローラは２０ＭＨｚ外部クロック信号と共に動作して、RST_COUNTER信号、EN_COUNTER信号、参照番号、およびCOMP_CLK信号を生成する。
【００１２】
例えば、EN_COUNTERの高持続時間が１μsにセットされ、ターゲット周波数が１ＧＨｚであると想定する。ここで、EN_COUNTERの持続時間を表す１μsは設計値であり、粗チューニングプロセスの正確性に応じて他の値に変更することができる。この例では、外部クロックは２０で除算されて（20/20MHz = １μs）、EN_COUNTERの高持続時間を生成する。参照番号は、EN_COUNTERをターゲットＶＣＯ周波数の持続時間で除算することから決定される。従って、この例では、参照番号は1000 (=１μs/(1/1GHz))である。この参照番号は、デジタルコンパレータでPrescaler&Counterのカウンタ値と比較される。COMP_CLKは、EN_COUNTERの立ち下りエッジ (falling edge) と同期化され、デジタルコンパレータでタイミングクロックとして使用される。RST_COUNTERは、各粗チューニングステージのリセット信号であり、EN_COUNTERが高から低に移行したあと１外部クロックの間、高になる。
【００１３】
粗チューニングプロセスの正確性は決定すべき設計パラメータであり、主にEN_COUNTER信号によって決定される。図５において、Tc,1bitは、粗チューニングにおいて１ビットがオンとオフにスイッチするときの総サイクル時間を意味し、これは、主にカウンタTc,counterの動作時間によって決定される。
【００１４】
正確な粗チューニングの制約要因は、図６の進みと遅れ検出ロジック (lead-and-lag detection logic) の不確実性である。粗チューニングの目標が１ＭＨｚの周波数差を判別することであると想定すると、例えば、0.9995GHzと1.0005GHzという２つのＶＣＯ周波数が検出されるべきである。EN_COUNTERの持続時間が１μsにセットされているときは、参照番号（例えば、図６中の「Ｍ」）は1000 (=１μs/1ns)にセットされるべきである。EN_COUNTERの立ち上がりエッジとOUT_COUNTERの立ち上がりエッジ (rising edge) との間の時間差は、ＶＣＯ周波数が0.9995GHzのときは1.0005μs、ＶＣＯ周波数が1.001GHzであるときは0.9995μsである。タイミング不確実性がないときは、前者のケースでは、周波数「ＤＯＷＮ」信号が、後者のケースでは、周波数「ＵＰ」信号が進みと遅れ検出ロジックによって生成される。しかし、進みと遅れ検出ロジックからのタイミング不確実性が1nsであれば、２つの結果は同じになる可能性がある。従って、これらの２ＶＣＯ周波数が進みと遅れ検出ロジックによって区別できるかどうかは不確実である。
【００１５】
タイミング不確実性が固定しているときは、その正確性は参照番号、またはEN_COUNTERの持続時間を増加することで改善することができる。参照番号が１０倍だけ大きくされると想定すると、時間差は、これらの２ケースでは、10.005μsと9.995μsになる。5nsのタイミングマージンは1nsのタイミング不確実性よりも大きいので、その判定は正しくなる。言い換えれば、ＶＣＯの初期周波数差が0.1%であると、時間差は、前者ケースの1nsではなく、10nsになる。この値は、進みと遅れ検出ロジックからの不確実性を補償するのに十分大きいので、所望の正確性を得ることができる。
【００１６】
しかし、粗チューニングが改善される代償として、比較時間、または粗チューニングに必要な時間が増加するという不利益がある。決定されるビット数が１０ビットであれば、粗チューニングを終了するのに必要な時間は、１ビット判定ケースでは１０倍になる。要約すると、ビット数、または粗チューニングの正確性が増加すると、粗チューニング時間も増加することになる。
【００１７】
粗チューニングを終了すると、ＰＬＬは（例えば、図３に図示したように）フェーズロックオペレーションに入る。ＰＬＬの総ロック時間は粗チューニングに必要な時間を含んでいるので、正確な粗チューニングは総ロック時間を増加する傾向がある。さらに、前述したように、アナログバラクタは、粗チューニングのために使用されるディスクリートキャパシタアレイと比較したとき品質係数（quality factor）が劣っているのが一般的であるので、アナログバラクタのサイズを縮小すると、位相ノイズパフォーマンスが改善されることになる。さらに、アナログバラクタのサイズを縮小できるのは、正確な粗チューニングが保証されているときだけである。粗チューニングの正確性が劣っていると、アナログバラクタの動作範囲は所望の周波数を超えることがあるので、位相と周波数ロックを達成することができない。従って、粗チューニングは、良好な位相ノイズパフォーマンスのためにも、短いロック時間のためにも、非常に高速に行なわれる必要がある。
【００１８】
上記参考文献は、該当箇所で、追加のまたは代替の詳細、特徴および／または技術的背景の適切な教示のために、参照により本明細書に組み込まれている。
【００１９】
【特許文献１】米国特許第6,137,372号明細書
【非特許文献１】“A CMOS Self-Calibrating Frequency Synthesizer,” IEEE Journal of solid-state circuits, Vol.35, NO. 10, 2000
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、少なくとも上述した問題および／または欠点を解決すること、ならびに少なくとも以下に説明する利点を提供することである。
【課題を解決するための手段】
【００２１】
従って、本発明の実施形態は、ＬＣ発振器のチューニング方法と装置を含んでいる。本発明の実施形態は、ビット比較時間を適応的に制御し、最少の粗チューニング時間を提供することを含んでいる。ビット比較時間は、ＬＣ発振器のキャパシタアレイ内の対応する加重キャパシタの冗長量に逆比例してスケーリングされる。
【００２２】
本発明のその他の利点、目的、および特徴は、その一部は、以下に続く説明の中で明らかにされるが、その一部は、この分野の通常の知識を有するものが以下の説明を検討すれば明らかになるもの、あるいは本発明を実施することで習得されるものである。本発明の目的と利点は、特に請求の範囲に記載されているように実現し、達成することが可能である。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明を詳しく説明するが、図面において、類似の参照符号は類似の要素を示している。
【００２４】
以下では、本発明を実施することができる具体的実施形態を例示している添付図面を参照して、好ましい実施形態について詳しく説明する。図面において、類似の番号は、いくつかの図面を通してほぼ類似のコンポーネントを示している。これらの実施形態は、当業者が本発明を実施できるように十分に詳細に説明されている。他の実施形態を利用することも可能であり、構成上、論理上、および知性上（intellectual）の変更は、本発明の範囲から逸脱しない限り変更が可能である。さらに、本発明の種々の実施形態は、異なっているが必ずしも相互に排他的であるとは限らないことを理解されたい。例えば、ある実施形態の中で説明されている特定の特徴、構造または特性は、他の実施形態の中に含めることが可能である。以下の詳細説明は制限的なものではなく、本発明の範囲は、添付の特許請求の範囲、および特許請求の範囲に対して認められる等価な範囲全体によってのみ確定される。
【００２５】
本発明の実施形態は、粗チューニング期間の総ビット比較時間を減少する方法を開示している。例えば、粗チューニング時間と粗チューニングの正確性との間のトレードオフは、各ビット判定の粗チューニングについて加重比較時間を採用することによって解決することができる。従って、各粗チューニングビットのビット比較時間は、その比較分解能に応じて異なるようにセットすることができる。
【００２６】
図７は、関連技術における粗チューニングプロセスの簡略タイミング図を比較目的のために示している。上述したように、粗チューニングの最終的分解能は、バラクタの縮小を可能にするように十分に小さくセットしておくべきである。しかし、各ビットの粗チューニング時間も、判定プロセスにおける変動のすべてをカバーするように十分に大きくセットされる。これらの変動は、進みと遅れ検出ロジックの不確実性、他のロジック遅延、ノイズ（例えば、電源のノイズ）、各コンポーネントのスタートアップ時間などに起因するものである。従って、粗チューニングビットの数が増加すると、粗チューニングのために必要な総時間は、図７に示すように線形的に増加する。
【００２７】
上記とは対照的に、図８は、本発明の実施形態による粗チューニングプロセスの簡略タイミング図を示している。図７の例とは異なり、各ビットの判定時間を異なるようにセットすることができる。最終ビット（例えば、ＬＳＢ）は判定時間が長くなっており、先頭ビット（例えば、ＭＳＢ）は判定時間が短くなっている。しかし、各ビットの持続時間は、実装された特定の粗チューニングアルゴリズムに従って最適化することができる。従って、判定時間に加重（重み付け）すると、正確な粗チューニング結果が得られ、かつ粗チューニング時間も減少される。
【００２８】
本発明の実施形態による粗チューニングに対する適応的時間調整 (adaptive time regulation)は、粗チューニング用のディスクリートキャパシタアレイに冗長加重を組み入れることによって得られる。表１は、粗チューニング用のキャパシタアレイの実装例を示している。なお、当業者ならば理解するように、他の加重方式を使用することも可能である。表１において、Caps(n)はＶＣＯの周波数をチューニングするために使用される（ｎ番目）キャパシタに対応している。例えば、Caps(1)は、粗チューニングプロセスを通して最後に選択されるキャパシタである。表１に示すように、キャパシタンス値に対する相対加重係数 (relative weighting factor) だけが示されている。Caps(10)からCaps(7)までの加重係数は、広範なＶＣＯレンジに関してバイナリ加重 (binary weighting) によって選択される。さらに、Caps(6)からCaps(1)までの加重係数は、経験的に粗チューニング時間と冗長マージン（redundancy margin）とのトレードオフから選択される。例えば、Caps(6)の加重は１０、Caps(5)からCaps(1)までの加重の総和は１６である。そのため、Caps(6)レベルでは冗長量が６になっている。
【００２９】
ＬＣ−ＶＣＯの周波数は、1/2π√LCの式によって決定されるので、キャパシタンスの相対加重は、周波数の変化を示すのに十分である。表１中の冗長R(i)は、次のように式（１）によって加重W(i)を使用して得ることができる。
【００３０】
【数１】
【００３１】
キャパシタンス値は周波数と対応しているので、上記式は、冗長性を使用すると、判定プロセスにおいて誤差を補償できることを示している。例えば、R(10)は１０であるので、Caps(10)のスイッチの選択の仕方が正しくなければ、この誤差は後続の判定プロセスで訂正することができる。しかし、Caps(10)のスイッチの極性が判定ロジックにおいて期待外の誤差によってゼロにセットされたときは、冗長量は表１と異なり負になっている。粗チューニングプロセスは、この負の冗長性が原因で起こる周波数誤差を解決（resolve）することができない。理想的な事情では、判定プロセス (decision process) が完全であり、冗長性がすべてゼロにセットすることができれば、粗チューニングの結果も理想的になり、結果として得られる正確性は最小の加重係数によって決定されることになる。しかし、実際のキャパシタアレイの実装では、２つのバイナリ加重（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）キャパシタの間には若干の不一致 (mismatch) が存在する。下位ビットに冗長性がなければ、あるステージでのこの不一致は解決（resolve）することができない。不一致量は加重係数に比例するので、この不一致が原因で起こる周波数誤差は、より小さい加重係数をもつキャパシタアレイでは重大度が低くなる。例えば、２つのバイナリ加重キャパシタ６４および１の誤差が10%であると、キャパシタンスの誤差は、それぞれ6.4および0.1になる。チューニングキャパシタの最終的分解能が１であると想定した場合、最上位ビットの誤差が10%であると、周波数計算の誤差は余りに大きくなる。従って、冗長性は、表１に示すように、低インデックスではなく、高インデックス（例えば、ＭＳＢ）に付与されるのが通常である。
【００３２】
【表１】
【００３３】
キャパシタアレイにおける冗長性は、意図的にキャパシタアレイの製造不一致 (fabrication mismatch) を補償するようにすることが可能であるが、その特性は粗チューニング時間を効果的に減少するために使用することもできる。若干の不確実性または誤差が偶然に粗チューニングの判定プロセスに存在することがあっても、これらの誤差または不確実性は、誤差量がその特定のインデックスにおける冗長量より少なければ、訂正されることになる。
【００３４】
例えば、所望ターゲット周波数が加重キャパシタンスの総和として「130」に一致していると想定すると、Caps(10)とCaps(2)の粗チューニング値は、理想的ケースでは１にセットされるはずである（例えば、スイッチオンされる）。例えば、図６を参照して説明すると、たとえCaps(10)が１にセットされていても、進みと遅れ検出ロジックは「ＵＰ」の比較結果を出力する。従って、ＶＣＯの周波数は増加されるはずである。このケースでは、周波数は加重キャパシタの数が増加すると増加するものと想定されている。従って、Caps(10)が「１」のときのＶＣＯの実効周波数は、実効加重値が「130」のときのターゲット周波数よりも遅くなる。判定ロジックが若干のオフセットをもち、例えば、その値が「３」であれば、Caps(10)の粗チューニング値は、ゼロにではなく１になる。キャパシタに付与される加重係数はＶＣＯの動作周波数を決定するための係数であるので、そのオフセット値は、周波数ドメインから時間ドメインに変換されるときタイミング誤差として直接に表される。
【００３５】
例えば、「１」の単位値が3nsの周期誤差に一致していれば、オフセット値「３」は、粗チューニングプロセスがその判定で9nsのオフセットを有していることを示している。このタイミング誤差は、各ビットの比較時間を増加することによって訂正することができる。説明を簡単にするために、最初の判定プロセスだけが判定誤差を有しているものと想定すると、残りの粗チューニング判定は正しいことになる。従って、粗チューニングからのCaps(10-1)は、130の総加重値を得るために[0111101101]になる。上記例は判定誤差に関して単純化されているとしても、冗長性はあるステージでの判定誤差を補償するのに役立っていることは明らかである。Caps(N)レベル（ただし、N32）での冗長性は、N-1から１までのCapsの総和とCaps(N)との差である。例えば、ターゲットＶＣＯ周波数は「13」である。Caps(6)レベルに判定誤差があり、従って、Caps(6)が正しい「１」ではなく、誤って「０」として選択されたと想定する。Caps(6)の加重は「10」であり、「０」として選択されているので、残りのCaps（つまり、Caps(5-1)）はターゲットＶＣＯ周波数をカバーするように選択される必要がある。その結果、Capsは、[0000100100]ではなく、[0000011100]が選択される。そこで、判定誤差がある場合には、残りのステージは冗長性の助けを得て、誤差をカバーすることができる。
【００３６】
２つのバイナリ加重キャパシタアレイにおける不一致量は、判定ロジックからの誤差発生源よりも大であるのが一般的である。従って、冗長値は、粗チューニングの判定プロセスにおける誤差ではなく、不一致を補償できるように設計されている。従って、判定プロセス中のタイミング誤差は、粗チューニングの正確性に及ぼす影響が少ない。よって、粗チューニングの持続時間は、大きな冗長性があれば減少することができる。比較時間の持続時間を延長すると（例えば、図５に図示）、判定プロセスからの影響を低減できるので、冗長性がゼロのとき最も正確な判定または最長の比較時間が可能になる。表１の具体例では、粗チューニングコントローラは、冗長性がゼロである場合のCaps(3-1)のスイッチング極性を判定するとき、最も正確な判定を得るはずである。その他のビットの比較正確性は緩和することができるので、より少ない比較時間を許容することができる。
【００３７】
前述したように、比較時間が２倍になると、粗チューニングプロセスの正確性は２倍になるのが一般的である。TminがCaps(1-3)に必要な最小限の１ビット比較時間であると想定すると、Caps(4)の比較時間をTmin/2として、正しい粗チューニング結果を得ることができる。同様に、Caps(10)にはTmin/10という比較時間を使用でき、誤差確率はCaps(1-3)のTminの場合と同じになる。下表は、本発明の実施形態によるタイミングプロシージャの一例である。
【００３８】
【表２】
【００３９】
表２に示すように、複数のビットが、関連技術での開示とは異なる方法でスイッチされている。CapsはペアでＭＳＢからＬＳＢに順次にスイッチすることができる。例えば、第１のステージでは、Caps(10)とCaps(9)が選択されている。第２のステージでは、Caps(9)とCaps(8)が選択されている。粗チューニング時間は、隣接するCaps、つまりCaps(N)とCaps(N-1)との間の最長比較時間によって制限されている。これとは対照的に、関連技術では、Caps(6)とCaps(3)が同じステージでスイッチされているので、粗チューニング時間はCaps(3)の冗長量によって制限されている。しかし、本発明のブロードワーク（ｂｒｏａｄｗｏｒｋ）によれば、Caps(6)とCaps(5)が同じステージでスイッチされているので、粗チューニング時間はCaps(3)ではなく、Caps(5)の冗長量によって制限されている。従って、粗チューニング時間を、関連技術のシステムに比べて、顕著に減少させることができる。
【００４０】
同じ比較サイクル時間が粗チューニングに対して適用される場合、粗チューニングの総時間は10* Tminになる。しかし、比較時間の適応的最適化が行なわれるときは、総粗チューニング時間は短縮されることになる。例えば、表１の粗チューニング時間は
【００４１】
【数２】
【００４２】
である。以上のように、総粗チューニングは、ほぼ同じ正確性で２倍以上に低減される。従って、正確な粗チューニングは、本発明の実施形態で説明したように、比較時間に対して適応スケーリングを使用することによって行なうことができる。正確な粗チューニングはアナログバラクタのサイズを小さくすることも可能にするので、位相ノイズパフォーマンスが向上することになる。
【００４３】
以上のほかに、総ロック時間は、本発明の実施形態に関連して説明した手法を採用することによって、減少し、あるいはすべての条件にわたって一貫したものにすることができる。粗チューニングプロセスはデジタルであるので、その機能と動作時間は初期設計によって決まる。しかし、粗チューニングの後の位相ロックオペレーションは、ＰＦＤの初期状態、周波数誤差の量およびループ特性の変動によって影響される。正確な粗チューニングは、粗チューニングの後のターゲット周波数に対する周波数誤差を減少するので、周波数誤差の最大値を減少することができる。従って、周波数と位相ロックを獲得するために必要な時間を減少することができる。以上のようにして、総ロック時間は、正確な粗チューニングによって、初期周波数誤差全体にわたって調整し、低減することができる。
【００４４】
正確な粗チューニングに起因するオーバヘッドは、本発明の実施形態では、比較時間の適応によって大幅に緩和される。正確な粗チューニングに対するオーバヘッドと、判定すべきビット数の増加は、粗チューニング時間の調整と位相ロックオペレーションの時間減少によってゼロにされる。従って、本発明の実施形態によれば、ＬＣ−ＶＣＯにおける粗チューニングの時間が低減されるので、ＰＬＬのロック時間が低減されることになる。
【００４５】
以上、位相ノイズパフォーマンスを向上し、ＬＣ発振器の動作範囲を増加するためのＬＣ発振器に関する方法と装置について説明してきた。粗チューニングはＰＬＬの実効ロック時間を増加し、このオーバヘッドは、粗チューニングの所望の正確性が増加するのに伴い増加する。本発明の実施形態では、ビット比較時間は、適応的に制御され、最小の粗チューニング時間が得られる。粗チューニング用の加重キャパシタアレイにおける冗長性は、粗チューニングの正確性を犠牲にすることなく比較時間の減少を可能にする。ビット比較時間は冗長性の量に応じてスケーリングされる。加重キャパシタの冗長性がキャパシタンスの不一致を補償するために使用されるので、粗チューニング時間を減少するためにこの特性を使用することは、余計の負担とはならない。さらに、粗チューニング時間に対する同じ時間制限が使用される場合は、本発明の実施形態によれば、粗チューニングの正確性を増加することができる。正確な粗チューニングは、位相ロックオペレーションについて動作時間および時間変化を減少することができるので、本発明の実施形態によれば、ＰＬＬのロック時間を減少することができる。
【００４６】
上述した実施形態および利点は単なる例示であり、本発明を限定するものと解釈するべきではない。ここで教示している事項は、他のタイプの装置に容易に適用可能である。本発明の説明は、例示を目的としており特許請求の範囲を限定するものではない。多くの代替形態、改良形態および変更形態が当業者には明らかだろう。請求項において、ミーンズプラスファンクション(means-plus-function)句は、記載した機能を実行するものとして本明細書で説明されている構造および構造上の等価物（structural equivalents）だけでなく、等価構造（equivalent structure）も包含することを意図している。
【図面の簡単な説明】
【００４７】
【図１】関連技術によるＰＬＬを示す全体概要図である。
【図２】関連技術のＬＣ−ＶＣＯを示す簡略概要図である。
【図３】フェーズロックオペレーションにおけるタンク回路の一部としてディスクリートキャパシタを有するＬＣ−ＶＣＯを組み込まれている関連技術のＰＬＬを示すブロック図である。
【図４】関連技術による粗チューニングプロセス中のＰＬＬを示すブロック図である。
【図５】関連技術による、主要なタイミングパラメータと共に粗チューニングプロセスの例を示す図である。
【図６】粗チューニングコントローラにおける検出ロジックを示すブロック図である。
【図７】粗チューニングプロセスの簡略タイミング図の配置を示す図である。
【図８】本発明の一実施形態による粗チューニングプロセスの簡略タイミング図である。
【図９】
【特許請求の範囲】
【請求項１】
インダクタ・キャパシタ電圧制御型発振器 (LC-VCO) を備えた装置であって、前記ＬＣ−ＶＣＯは、
複数のキャパシタを有するキャパシタアレイであって、前記複数のキャパシタは、非線形加重関数をもつように配置されたキャパシタアレイと、
各キャパシタの前記加重関数に基づいて各キャパシタの適応比較時間を設けるように構成された粗チューニングコントローラと
を備えたことを特徴とする装置。
【請求項２】
前記複数のキャパシタの前記加重関数は、線形に加重された第１の部分と、バイナリに加重された第２の部分とを有することを特徴とする請求項１に記載の装置。
【請求項３】
回路をチューニングする方法であって、
ディスクリートキャパシタアレイ内の複数のキャパシタからキャパシタを選択するステップであって、前記複数のキャパシタは非線形加重関数を有するステップと、
前記回路の周波数出力を参照値と比較する回路の比較時間を、前記選択したキャパシタの加重に基づいて適応するステップと
を含むことを特徴とする方法。
【請求項４】
前記比較時間は、前記選択したキャパシタの加重の冗長量に逆比例していることを特徴とする請求項４に記載の方法。
【請求項１】
インダクタ・キャパシタ電圧制御型発振器 (LC-VCO) を備えた装置であって、前記ＬＣ−ＶＣＯは、
複数のキャパシタを有するキャパシタアレイであって、前記複数のキャパシタは、非線形加重関数をもつように配置されたキャパシタアレイと、
各キャパシタの前記加重関数に基づいて各キャパシタの適応比較時間を設けるように構成された粗チューニングコントローラと
を備えたことを特徴とする装置。
【請求項２】
前記複数のキャパシタの前記加重関数は、線形に加重された第１の部分と、バイナリに加重された第２の部分とを有することを特徴とする請求項１に記載の装置。
【請求項３】
回路をチューニングする方法であって、
ディスクリートキャパシタアレイ内の複数のキャパシタからキャパシタを選択するステップであって、前記複数のキャパシタは非線形加重関数を有するステップと、
前記回路の周波数出力を参照値と比較する回路の比較時間を、前記選択したキャパシタの加重に基づいて適応するステップと
を含むことを特徴とする方法。
【請求項４】
前記比較時間は、前記選択したキャパシタの加重の冗長量に逆比例していることを特徴とする請求項４に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５２３５６４（Ｐ２００７−５２３５６４Ａ）
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００６−５５４０９２（Ｐ２００６−５５４０９２）
【出願日】平成１７年１月１３日（２００５．１．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００１１４２
【国際公開番号】ＷＯ２００５／０８３８８０
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０３３４４２１８）ジーシーティー セミコンダクター インコーポレイテッド (15)
【Ｆターム（参考）】
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願日】平成１７年１月１３日（２００５．１．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００１１４２
【国際公開番号】ＷＯ２００５／０８３８８０
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０３３４４２１８）ジーシーティー セミコンダクター インコーポレイテッド (15)
【Ｆターム（参考）】
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