【課題】クロック周波数が高くてもクロック復元回路（検証回路）を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。
【解決手段】検証回路80は,循環制御レジスタ(32)の2個以上連続する記憶素子の第1セットに接続され,第1セット記憶素子のいずれかが第1値のときに第1状態を持ち,第1セット記憶素子の全てが第2値のときに第2状態を持つ第1チェック信号を生成する第1チェック手段82と、レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に接続され,第2セット記憶素子のいずれかが第1値のときに第1状態を持ち,第2セット記憶素子の全てが第2値のときに第2状態を持つ第2チェック信号を生成する第2チェック手段84と、第1および第2チェック手段に接続され第1および第2チェック信号が同じ状態を持つとき制御パターンが不正であることを示す検出信号を生成する同一状態検出手段86とを備えるように構成する。 （もっと読む）

【課題】本発明は、パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するDLL及びそのロッキング動作方法に関する。
【解決手段】DLLはグローバルクロック発生器、クロック遅延部、及びパワーダウン制御部を含む。パワーダウン制御部は、複数のグローバルクロック信号中の一部と、上記位相検出信号、及びパワーダウン信号に応答し、上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する。パワーダウンモードの間、クロック遅延部は周期的に入力クロック信号を受信するごとにイネーブルされてロッキング動作を実行する。従って、パワーダウンモードの間、DLLの消費電力が減少することができ、クロック遅延部の周期的なロッキング動作により、パワーダウンモードの間、外部クロック信号と内部クロック信号の間の位相差が減少するため、パワーダウンモード以後にDLLが高速で動作することができる。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

【課題】改良された遅延ロック・ループを提供する。
【解決手段】ＤＬＬは、位相検出信号と結合された制御モジュールを含む。制御モジュールは位相検出信号を用いてフィードバック選択信号及び出力選択信号を生成する。フィードバック選択信号及び出力選択信号はマルチプレクサに結合される。各マルチプレクサはマルチタップ遅延ライン（ＭＴＤＬ）に結合される。ＭＴＤＬは、２つのマルチプレクサによって選択可能な複数の遅延された信号を提供する。フィードバック選択信号に結合された第１マルチプレクサは、フィードバック・クロック信号を選択する。出力選択信号に結合された第２マルチプレクサは、ＤＬＬ出力信号を選択する。制御モジュールは、出力信号の遅延をプログラム又は設定するために使用できる遅延選択信号などのような、他の信号を受け取ることができる。更に、複数の出力信号をＤＬＬから得ることができる。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを測定可能とするＳＥＲＤＥＳ回路の提供。
【解決手段】シリアルデータサンプリング回路(101)と、クロックとデータの位相関係を検出する位相比較器(102)と、位相比較結果（ＵＰ／ＤＯＷＮ）に基づき位相制御信号を出力する位相制御器(103)と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御信号に基づき位相を補間したクロック信号をデータサンプリング回路(101)に供給する位相補間器(104)とがループを構成する。この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 （もっと読む）

【課題】カウント値を維持した後で出力するカウンタ及び該カウンタを備える位相固定ループを提供する。
【解決手段】選択部及びカウント部を備えるカウンタ。選択部は、所定の選択信号に応答して、クロック信号またはホールド信号を選択して出力する。カウント部は、クロック信号をカウントし、ホールド信号に応答してクロック信号をカウントしたクロック数を維持した後に、維持したクロック数を出力する。これにより、伝搬遅延時間に関係なく安定的にカウント値を出力しうる。 （もっと読む）

【課題】 遅延量の測定に代わる手法で、カウンタの初期設定値を決めて、遅延回路の校正にかかる時間を短縮可能とする。
【解決手段】 複数のカウンタ設定値の中から一つのカウンタ設定値がロードされ、遅延ロックループ回路１０−１がロックモードに切り替えられ、サイクルスリップ検出回路２０−１の順序回路２２がリセットされ、その後、順序回路２２から出力されるサイクルスリップ検出信号が読み込まれると、このサイクルスリップ検出信号にもとづき、遅延回路１１の出力信号がサイクルスリップを起こしているか否かが判定され、起こしているときはカウンタ設定値が切り替えられ、一方起こしていないときは、ロックされて完了する。 （もっと読む）

【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）回路内でリセット信号を発生するシステム及び方法を提供する。
【解決手段】リセット信号は、基準信号及びロック検出信号をリセット回路へ入力することにより発生される。ＰＬＬ内のリセット回路は、一連の相互接続されたラッチ又はＤフリップフロップを備え、これらを用いて遅延時間を生成する。遅延時間は、リセット信号がリセットを指示するのをリセット回路が待つ時間である。リセット回路はまた、或るパルス幅を有するリセット信号を発生する。このパルス幅は、一連の相互接続されたラッチにより決定される。リセット信号は、電圧制御発振器（ＶＣＯ）又はＰＬＬ内の他の回路をリセットするため用いられ、また、ＰＬＬの外部にある回路によっても用いられ得る。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）のロック状態を決定する改良されたシステム及び方法を提供する。
【解決手段】ロック検出回路は、ロックの瞬間的喪失を検出するため用いられる高速ロック検出信号を発生する。ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。全ての上記の回路からの出力信号は、増強されたロック検出信号を生成するために、論理回路へ通信される。拡張されたロック検出信号も論理回路へ通信される。 （もっと読む）

【課題】入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置を実現することにある。
【解決手段】入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置に改良を加えたものである。本装置は、入力信号を分周する分周回路と、この分周回路で分周された信号を入力信号に同期させる同期化手段を有する同期化回路とを設けたことを特徴とするものである。 （もっと読む）

【課題】遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御できる。
【解決手段】外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、前記複数の位相制御信号の状態に応じてシフト動作を行って、前記クロック遅延補償手段を制御するマルチ位相遅延制御部とを備える。 （もっと読む）

【課題】相対的に長時間パワーダウンモードにとどまる場合、チップの温度等の様々な環境の変化によってロックフェイルが発生することを防止する遅延固定ループ装置を提供すること。
【解決手段】本発明の遅延固定ループ装置は、パワーダウンモードへの出入を決定する制御信号を生成するパワーダウンモード制御部と、制御信号によりノーマルモードで外部クロックをバッファリングし第１の内部クロック信号を生成する第１のクロックバッファと、制御信号によりパワーダウンモードで外部クロックをバッファリングし第２の内部クロック信号を生成する第２のクロックバッファと、制御信号によりノーマルモードでは第１の内部クロック信号を選択し、パワーダウンモードでは第２の内部クロック信号を選択して伝達するクロック選択部と、クロック選択部で選択された信号を使用して位相更新を行うことによりＤＬＬクロックを出力する位相更新部とを備える。 （もっと読む）

その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供する。前記コンデンサが安定した後に、ＰＬＬ内の構成要素のうちのいくつかへの電力が低減される。 （もっと読む）

【課題】 回路構成を簡素化するとともに高速な位相同期を行う。
【解決手段】 Ｂ／Ｕ変換部１は、バイポーラ信号のプラス側波形のＲＺユニポーラ信号およびマイナス側波形のＲＺユニポーラ信号を発生し、ＯＲ回路２は２列のＲＺユニポーラ信号を１列のＲＺユニポーラ信号に変換する。フリップフロップ３は、クロック端子に１列のＲＺユニポーラ信号を入力し、データ端子に“Ｈ”レベルを入力しており、バイポーラ信号の６４ｋＨｚ成分の信号を抽出する。カウンタ５はフリップフロップが抽出した６４ｋＨｚ成分の信号により有効化され、５１２ｋＨｚ以上のクロックをカウントする。リセットパルス発生回路６はカウントが所定回数になるとリセットパルスを出力する。 （もっと読む）

【課題】ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。
【解決手段】分周器１０は入力クロックＣＬＫ＿Ａを分周する。分周器１１は出力クロックＣＬＫ＿Ｂを分周する。位相比較部１２は分周器１０が出力する分周クロックＣＬＫ＿ａと分周器１１が出力する分周クロックＣＬＫ＿ｂの位相差を位相比較結果として保持する。ソフト処理部１３は位相比較結果をソフト処理して制御電圧生成用パルス列ＣＰを出力する。ループフィルタ１４は制御電圧生成用パルス列ＣＰを平滑化してなる制御電圧ＶＣを電圧制御発振器１５に与え、電圧制御発振器１５は制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。 （もっと読む）

【課題】 位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。
【解決手段】 予測されたランレングス信号の予測分布度に基づいて、周波数検出周期の間にサンプルされたＲＦ信号からランレングス信号を検出するランレングス信号検出ユニットと、周波数検出周期の間に、検出されたランレングス信号をカウントする少なくとも一つのカウンタを備えたカウンタユニットと、サンプルされたＲＦ信号のパッシングエッジをカウントして、周波数検出周期を制御するエッジカウンタと、カウンタユニットに含まれたカウンタによりカウントされた値及び所定の基準値を利用して、周波数検出周期の間の周波数エラーを生成する周波数エラー生成ユニットとを備える。 （もっと読む）

【課題】過渡回復を出来る限り速く行う。
【解決手段】遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。遅延ロックループは位相検出器構造（２）を含み、位相検出器構造は入力側において遅延鎖（１）の出力部（１０）と遅延鎖（１）の遅延セル（３０，５０，７０，９０）のうちの１つの出力部とに結合される第２位相検出器セル（３１，５１，７１，９１）と、遅延鎖（１）の出力部（１０）と遅延鎖（１）の入力部（９）とに結合された位相検出器とを備える。位相検出器構造（２）、位相検出器（３）は制御ユニット（４）に接続される。制御ユニット（４）は遅延セル（３０，５０，７０，９０）のうちの個数Ｚを、遅延を行うように起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定する。 （もっと読む）

【課題】原子発振器200の出力周波数702の位相雑音を改善する際に、原子発振器自体の超小型化を維持すると共に、電源投入後又は原子発振器自身の異常で出力周波数702が不安定状態である場合においても安定した出力周波数800を出力し、位相雑音特性の優れた原子発振器を実現する。
【解決手段】原子発振器200の出力側に恒温槽タイプ電圧制御発振器及び比較器を備えた位相雑音改善回路100を接続し、比較器が、原子発振器の出力周波数702と恒温槽タイプ電圧制御発振器の出力周波数(クロック信号)800とを比較し、この比較結果に基づき、該恒温槽タイプ電圧制御発振器の出力周波数を原子発振器200の出力周波数702に追従するように該恒温槽タイプ電圧制御発振器を制御し、原子発振器200の出力周波数702が与えられないとき該恒温槽タイプ電圧制御発振器が自走周波数を出力するように制御する。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）