トリガ信号発生装置
【課題】入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置を実現することにある。
【解決手段】入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置に改良を加えたものである。本装置は、入力信号を分周する分周回路と、この分周回路で分周された信号を入力信号に同期させる同期化手段を有する同期化回路とを設けたことを特徴とするものである。
【解決手段】入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置に改良を加えたものである。本装置は、入力信号を分周する分周回路と、この分周回路で分周された信号を入力信号に同期させる同期化手段を有する同期化回路とを設けたことを特徴とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置に関し、詳しくは、入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置に関するものである。
【背景技術】
【０００２】
トリガ信号発生装置は、被測定信号の状態変化を検出するためのトリガ信号（ストローブ信号とも呼ばれる）を生成するための回路であり、例えば、オシロスコープ等の波形測定装置のサンプリング回路に用いられる。詳細には、サンプリング回路内のサンプラ（アナログ信号の被測定信号等を標本化してデジタル信号に変換する回路）に、サンプリングを開始させるためのトリガ信号として用いられる（例えば、特許文献１参照）。
【０００３】
図７は、従来のトリガ信号発生装置の構成を示した図である（例えば、特許文献２参照）。図７において、入力端子Ｐｉは、入力信号（例えば、被測定信号に同期した所定の周期の信号）が入力される。可変利得増幅器１０は、入力端子Ｐｉから入力信号が入力される。利得調整回路１１は、可変利得増幅器１０の出力側に接続され、可変利得増幅器１０の増幅率を調整する。周波数検波回路１２は、可変利得増幅器１０の出力側に接続される。
【０００４】
スイッチＳＷ１は、１入力２出力型のスイッチであり、入力端が可変利得増幅器１０の出力側に接続され、周波数検波回路１２の指示によって、接続先を切り換える。整形回路１２は、スイッチＳＷ１の一方の出力端に接続される。分周回路１４は、スイッチＳＷ１の他方の出力端に接続される。
【０００５】
スイッチＳＷ２は、２入力１出力型のスイッチであり、一方の入力端が整形回路１３の出力側に接続され、他方の入力端が分周回路１４に接続され、出力端が出力端子Ｐｏに接続され、周波数検波回路１２の指示によって、接続先を切り換える。出力端Ｐｏは、トリガ信号を出力するための端子である。
【０００６】
このような装置の動作を説明する。
可変利得増幅器１０が、入力端子Ｐｉに入力した入力信号を所定の振幅まで増幅し、増幅した信号を利得調整回路１１、周波数検波回路１２、スイッチＳＷ１に出力する。そして、利得調整回路１１が、増幅器１０からの信号の振幅を測定し、所定の振幅となるように増幅器１０の増幅率を調整する。
【０００７】
また、周波数検波回路１２が、増幅器１０からの信号の周波数を検出し、入力信号の周波数が所定の周波数よりも低ければ、スイッチＳＷ１，ＳＷ２を整形回路１３側に接続させ、所定の周波数よりも高ければ、スイッチＳＷ１，ＳＷ２を分周回路１４側に接続させる。
【０００８】
つまり、入力端子Ｐｉに入力した入力信号の周波数が、所定の周波数よりも低い場合、整形回路１３が、スイッチＳＷ１からの信号の周波数を変えることなく、波形整形を行なって、スイッチＳＷ２を介して、出力端子Ｐｏに出力する。
【０００９】
一方、入力端子Ｐｉに入力した入力信号の周波数が、所定の周波数よりも高い場合、分周回路１４が、スイッチＳＷ１からの信号の周波数を分周して、スイッチＳＷ２を介して、出力端子Ｐｏに出力する。
【００１０】
そして、整形回路１３または分周回路１４からの信号が、出力端子Ｐｏからトリガ信号として出力される。
【００１１】
【特許文献１】米国特許６５７３７６１号
【特許文献２】特開昭６４−７９６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、周波数検波回路１２が、入力信号の周波数によってスイッチＳＷ１，ＳＷ２の接続を切り換えるので、周波数に応じて手動で回路１３、１４の選択をする必要が無く、測定の自動化を行なうことできる。なお、入力信号の周波数によって、回路１３、１４を選択するのは、被測定信号をサンプリングするサンプラの動作周波数に制限があるためであり、通常、数十［ＭＨｚ］程度がサンプラの動作周波数の上限である。
【００１３】
一方、近年のデータ通信は、データの伝送レートが数十［ＧＨｚ／ｓ］〜数百［ＧＨｚ／ｓ］になっており、トリガ信号発生装置が、高速な伝送レートのデータに同期した信号（例えば、被測定信号に同期したクロック信号）からトリガ信号を生成する場合、サンプラの動作周波数まで入力信号を分周する必要がある。
【００１４】
分周回路１４は、プリスケーラ、周波数ディバイダ、周波数カウンタ等の分周器と、これらを切り換えるスイッチに相当する回路によって構成される。そして、個々の分周器が分周できる範囲には限度があるため、入力信号の周波数が高くなるほど、分周器を複数段用いて所定の周波数まで分周している。分周器それぞれでジッタが発生するが、分周器の数が増えるほど、個々の分周器で発生するジッタが累積されてしまう。
【００１５】
例えば、入力信号の周波数が５０［ＧＨｚ］（つまり、１周期が２０［ｐｓ］）とした場合、入力信号自体に１００〜２００［ｆｓ］のジッタが含まれるのが一般的であるが、サンプラの動作速度に比べれて十分に無視できる。
【００１６】
しかしながら、分周器を複数段にカスケード接続するほど、分周回路１４で発生するジッタが無視できなくなり、５０［ＧＨｚ］の入力信号を１０［ＭＨｚ］程度にまで分周する場合、市販品の分周回路１４では、約１［ｐｓ］程度のジッタが発生する。従って、サンプラが、図７に示すトリガ信号発生装置のトリガ信号を用いて被測定信号のサンプリングを行なうと、トリガ信号そのものにジッタが含まれているため、精度よく被測定信号のサンプリングを行なうことが困難であるという問題があった。
【００１７】
そこで本発明の目的は、入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置を実現することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、
入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置において、
入力信号を分周する分周回路と、
この分周回路で分周された信号を、前記入力信号に同期させる同期化手段を有する同期化回路と
を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記分周回路で分周された後の信号の周波数を検波し、前記分周回路の分周比を制御する周波数検波回路を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
同期化手段は、Ｄ型のフリップフロップであり、前記分周された信号がデータ入力端子に入力され、前記入力信号がクロック入力端子に入力されることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
同期化回路は、前記分周回路が分周した信号を遅延させて、前記同期化手段に出力する遅延手段を有することを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
同期化回路は、前記分周信号を波形整形し、前記同期化手段に出力する波形整形手段を設けたことを特徴とするものである。
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明において、
前記分周回路および前記同期化回路よりも前段に設けられ、前記入力信号の振幅を調整して出力する振幅調整部を設けたことを特徴とするものである。
請求項７記載の発明は、請求項１〜６のいずれかに記載の発明において、
波形測定装置のサンプラにサンプリングを開始させるためのトリガ信号を生成することを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、以下のような効果がある。
請求項１〜７によれば、同期化回路が、分周回路で分周される前の高周波な入力信号を基準にして、分周回路で分周された信号の同期を図るので、分周回路で生じたジッタを除去したトリガ信号を生成することができる。これにより、入力信号に同期し、ジッタの少ないトリガ信号を生成できる。
請求項２によれば、周波数検波回路が、分周回路によって低周波に分周された信号によって周波数検波を行なうので、高周波な入力信号を検波する構成に比較して、技術的に容易に簡単な回路で構成でき、コストも低く抑えることができる。
請求項４によれば、遅延手段が、分周回路で分周された信号を、所定時間遅延させて同期化手段に出力するので、例えば、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
請求項５によれば、波形整形手段が、分周回路によって分周された信号の立ち上がりエッジ、立ち下がりエッジを高速化するので、例えば、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
請求項６によれば、振幅調整部が、入力信号の振幅を調整する。そして、振幅調整された入力信号が、分周回路、同期化回路に入力されるので、分周回路、同期化回路を最適かつ安定的に動作させることができる。これにより、分周回路、同期化回路で生ずるジッタを、より抑えることができる。従って、入力信号に同期し、ジッタの少ないトリガ信号を生成することができる。
請求項７によれば、ジッタの少ないトリガ信号によって波形測定装置が被測定信号のサンプリングを行なうので、被測定信号を精度よく測定することができる。
【発明を実施するための最良の形態】
【００２０】
以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図７と同一のものには同一符号を付し、説明を省略する。図１において、分配器２０は、入力端子Ｐｉから入力信号が入力され、入力信号を２分岐して出力する。分周回路２１は、分配器２０で分岐された一方の信号が入力され、入力された信号を分周して出力する。周波数検波回路２２は、分周回路２１で分周された信号が入力され、入力された信号の周波数を検波し、分周回路２１の分周比を制御する。
【００２１】
同期化回路２３は、Ｄ型のフリップフロップ（以下、ＤＦＦ（Ｄｅｌａｙ ｆｌｉｐ−ｆｌｏｐ）と略す）２３ａを有し、分周回路２１から分周された信号が入力されると共に、分配器２０で分岐された他方の信号が入力され、分周回路２１からの信号を、分配器２０からの入力信号に同期を合わせて出力端子Ｐｏに出力する。
【００２２】
ＤＦＦ２３ａは、同期化手段であり、データ入力端子に分周回路２１からの信号が入力され、クロック入力端子に分配器２０からの信号が入力され、データ出力端子から出力端子Ｐｏにトリガ信号を出力する。
【００２３】
このような装置の動作を説明する。
分配器２０が、入力端子Ｐｉに入力した入力信号を同一の信号に２分岐し、一方の信号を分周回路２１に出力し、他方の信号を同期化回路２３のＤＦＦ２３ａのクロック入力端子に出力する。
【００２４】
そして、分周回路２１が、入力信号を低周波に分周して、分周した信号（以下、分周信号と略す）を周波数検波回路２２、ＤＦＦ２３ａのデータ入力端子に出力する。さらに、周波数検波回路２２が、分周信号の周波数を検波し、所定の周波数かを確認し、所定の周波数に分周するための制御信号を分周回路２１に出力する。
【００２５】
なお、分周回路２１は、単一または複数個の分周器（プリスケーラ、周波数ディバイダ、周波数カウンタ等）と各分周器を切り換えるスイッチに相当する回路から構成され、制御信号に従って、整数分周、必要に応じて分数分周等によって所望の分周比となる分周器または分周器の組み合わせを選択する。また、周波数検波回路２２は、アナログ演算器やデジタル論理回路などのハードウェアで構成してもよく、ＣＰＵやＤＳＰ等によって実行されるソフトウェアでもよく、自動的に周波数の検波および分周回路２１の制御を行なうことにより、サンプリングオシロスコープ等における測定の自動化・省力化が図れる。
【００２６】
一方、ＤＦＦ２３ａが、低周波な分周信号を、分配器２０から入力される高周波な入力信号に同期させてデータ出力端子から出力端子Ｐｏに出力する。なお、高周波な入力信号とは、分周信号の周波数に対してである。そして、出力端子Ｐｏからトリガ信号として、例えば、サンプラに出力される。
【００２７】
続いて、入力信号の周波数を５０［ＧＨｚ］とし、分周回路２１で分周後の周波数を１０［ＭＨｚ］とした一例で説明する。また、図２は、図１に示す回路のタイミングを示した図であり、図２（ａ）は、分周信号の１周期分を図示し、図２（ｂ）は、図２（ａ）の一部（分周信号の立ち上がり部分）を拡大した図である。また、図２（ａ），（ｂ）共に、上段から、分配器２０から出力される入力信号、分周回路２１から出力される分周信号、同期化回路２３から出力されるトリガ信号の波形を示し、横軸は時間であり、縦軸はレベルである。また、ＤＦＦ２３ａが、クロック入力端子に入力される信号の立ち上がりエッジを検出して、データを更新するものとする。
【００２８】
図２（ａ）に示すように、分周信号には、分周回路２１で生じたジッタによって、分周信号の１周期は、０．１［μｓ］＋（分周回路で生じるジッタ）となる。一方、ＤＦＦ２３ａが、分配器２０からの入力信号、つまり、分周回路２１のジッタを含まない信号によって同期を図るので、トリガ信号には、分周回路２１によるジッタが除去されている。
【００２９】
このように、同期化回路２３のＤＦＦ２３ａが、分周回路２１で分周される前の高周波な入力信号を基準にして、分周回路２１の分周信号の同期を図るので、分周回路２１で生じたジッタを除去したトリガ信号を生成することができる。これにより、入力信号に同期し、ジッタの少ないトリガ信号を生成でき、波形測定装置等において、精度よく被測定信号のサンプリングを行なうことができる。
【００３０】
なお、ＤＦＦ２３ａ自体でもジッタが発生するが、ＤＦＦ２３ａで発生するジッタは、一般的にＤＦＦ２３ａのクロック信号として動作する入力信号の周波数（例えば、５０［ＧＨｚ］（周期で２０［ｐｓ］））よりも数桁小さいことから、十分に無視でき、トリガ信号に含まれるジッタは、入力信号に元々含まれていたジッタと同程度とみなせる。
【００３１】
また、周波数検波回路２２が、分周回路２１からの低周波に分周された信号によって周波数検波を行なうので、図７に示すように、高周波な入力信号を検波する構成に比較して、技術的に容易に簡単な回路で構成でき、コストも低く抑えることができる。
【００３２】
［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものには同一符号を付し、説明を省略すると共に、同期化回路２３以外の図示も省略する。図３において、同期化回路２３に、可変遅延手段２３ｂが新たに設けられる。可変遅延手段２３ｂは、分周回路２１とＤＦＦ２３ａのデータ入力端子との間に設けられ、分周回路２１からの分周信号を所定時間だけ遅延させて、ＤＦＦ２３ａのデータ入力端子に出力する。
【００３３】
このような装置の動作を説明する。図４は、図３に示す装置の動作を示したタイミングチャートである。ここで、図２（ｂ）と同一のものは説明を省略する。上段から、入力信号、分周回路２１が出力する”遅延前の分周信号”、可変遅延手段２３ｂが出力する”遅延させた分周信号”である。
【００３４】
分周回路２１では遅延が生じるが、選択される分周器の組み合わせによっては、図４に示すように、分周信号の立ち上がりエッジ、立ち下がりエッジ（図示せず）が、ＤＦＦ２３ａのクロック入力端子への信号の立ち上がりエッジと重なり、ＤＦＦ２３ａのデータ出力が不安定な状態、いわゆるメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）になる場合がある。
【００３５】
そこで、可変遅延手段２３ｂが、分周回路２１からの分周信号を所定の時間Δτだけ遅延させて（図４参照）、ＤＦＦ２３ａに分周信号を出力する。その他の動作は、図１に示す装置と同様なので説明を省略する。
【００３６】
なお、遅延手段２３ｂは、複数の固定遅延素子の組み合わせを電気的にスイッチしたり、機械的な制御によって遅延量を変化させる等するとよい。
【００３７】
このように、遅延手段２３ｂが、分周回路２１からの分周信号を、所定時間Δτ遅延させてＤＦＦ２３ａに出力するので、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
【００３８】
［第３の実施例］
図５は、本発明の第３の実施例を示した構成図である。ここで、図３と同一のものには同一符号を付し、説明を省略すると共に、同期化回路２３以外の図示も省略する。図５において、同期化回路２３に、波形整形手段２３ｃが新たに設けられる。波形整形手段２３ｃは、分周回路２１と可変遅延手段２３ｂとの間に設けられ、分周回路２１からの分周信号を波形整形して、遅延手段２３ｂに出力する。
【００３９】
このような装置の動作を説明する。分周回路２１では遅延が生じるが、さらに、波形が劣化し、立ち上がりエッジ、立ち下がりエッジがなまる（つまり、ローレベルからハイレベルへの立ち上がり時間、ハイレベルからローレベルへのたち下がり時間が長くなる）と、ＤＦＦ２３ａのクロック入力端子への信号の立ち上がりエッジと重なりやすくなり、ＤＦＦ２３ａのデータ出力が不安定な状態、いわゆるメタステーブルになる場合がある。
【００４０】
そこで、波形整形手段２３ｃが、分周回路２１からの分周信号の波形整形を行ない、立ち上がりエッジ、立ち下がりエッジを高速化（つまり、立ち上がり時間、立ち下がり時間を短時間化）し、遅延手段２３ｂ出力する。その他の動作は、図３に示す装置と同様なので説明を省略する。
【００４１】
なお、波形整形手段２３ｃは、例えば、ラッチ回路、シュミットトリガ等を用いるとよい。または、第２の可変遅延手段と第２のＤＦＦを直列に接続したものでもよい。この場合、第２のＤＦＦのデータ入力端子に第２の可変遅延手段を経た分周信号を入力し、クロック入力端子に分配器２０からの入力信号を入力し、データ出力端子からの信号を、遅延手段２３ｂに出力する。いわゆる、シンクロナイザをカスケード構成にして安定した同期を図ってもよい。
【００４２】
このように、波形整形手段２３ｃが、分周回路２１からの分周信号の立ち上がりエッジ、立ち下がりエッジを高速化するので、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
【００４３】
［第４の実施例］
図６は、本発明の第４の実施例を示した構成図である。ここで、図１、図３、図５と同一のものには同一符号を付し、説明を省略する。図６において、入力端子Ｐｉと分配器２０の間に振幅調整部２４が、新たに設けられる。
【００４４】
振幅調整部２４は、可変利得増幅器２４ａ、利得調整回路２４ｂを有し、入力端子Ｐｉからの入力信号の振幅を、所定の振幅まで増幅または減衰して、分配器２０に出力する。可変利得増幅器２４ａは、入力端子Ｐｉから入力信号が入力される。利得調整回路２４ｂは、可変利得増幅器２４ａの出力側に接続され、可変利得増幅器２４ａの増幅率を調整する。
【００４５】
このような装置の動作を説明する。
可変利得増幅器２４ａが、入力端子Ｐｉに入力した入力信号を所定の振幅まで増幅または減衰し、振幅調整した入力信号を利得調整回路２４ｂ、分配器２０に出力する。そして、利得調整回路２４ｂが、増幅器２４ａからの信号の振幅を測定し、所定の振幅となるように増幅器２４ａの増幅率や減衰率を調整する。なお、所定の振幅とは、分配器２０以降の回路２１〜２３が正常に動作すると共に、トリガ信号のジッタが最も低減される振幅である。
【００４６】
つまり、数十［ＧＨｚ］以上の高周波信号を取り扱う場合、回路２０〜２３は、ガリウム砒素やインジウムリン等の化合物半導体を用いて製作されることが多いが、回路２０〜２３が正常に動作するのに必要な信号の振幅範囲が存在し、特に回路２１、２３で生ずるジッタは、入力される信号の振幅に影響され易いからである。なお、その他の動作は、図１、図３、図５に示す装置と同様なので説明を省略する。
【００４７】
このように、振幅調整部２４が、入力端子Ｐｉからの入力信号の振幅を調整し、分配器２０に出力するので、分周回路２１、同期化回路２３を最適かつ安定的に動作させることができる。これにより、分周回路２１、同期化回路２３で生ずるジッタを、より抑えることができる。従って、入力信号に同期し、ジッタの少ないトリガ信号を生成することができる。
【００４８】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
図１、図３、図５、図６に示す装置において、被測定信号に同期した信号（例えば、クロック信号）を入力信号にする構成を示したが、被測定信号からクロック信号を再生するＣＤＲ（clock and data recovery）を設け、このＣＤＲで再生したクロック信号を入力信号にしてもよく、または、所定の周波数の繰り返し信号を入力信号としてもよい。
【００４９】
図１、図３、図５、図６に示す装置において、サンプリングオシロスコープのサンプラのトリガ信号（ストローブ信号）に用いられる例を挙げたが、サンプリングオシロスコープに限らず、その他の波形測定装置（例えば、リアルタイムのデジタルオシロスコープ等）や時間測定装置、カウンタ等の測定装置のサンプラに用いてもよい。このように、ジッタの少ないトリガ信号によって測定装置が被測定信号のサンプリングを行なうので、被測定信号を精度よく測定することができる。
【００５０】
図１、図３、図５、図６に示す装置において、周波数検波回路２２が、分周回路２１からの低周波に分周された信号によって周波数検波を行なう構成を示したが、同期化回路２３から出力されるトリガ信号によって、周波数検波を行ってもよい。このように周波数検波回路２２が、ジッタの少ないトリガ信号から周波数検波を行うので、分周回路２１の分周比の制御を精度よく行なうことができる。
【００５１】
図１、図３、図５、図６に示す装置において、周波数検波回路２２を設ける構成を示したが、例えば、入力信号の周波数が既知であれば、周波数検波回路２２を設けなくともよい。
【００５２】
図１、図３、図５、図６に示す装置において、入力信号の周波数を５０［ＧＨｚ］、分周回路２１で分周された信号の周波数を１０［ＭＨｚ］とする一例で説明したが、入力信号、分周信号の周波数はいくつでもよい。
【００５３】
図３、図５、図６に示す装置において、遅延手段２３ｂが、分周回路２１からの分周信号を遅延させる構成を示したが、分配器２０とＤＦＦ２３ａのクロック入力端子との間に設け、ＤＦＦ２３ａへのクロック入力端子への信号を遅延させてもよい。
【００５４】
図３、図５、図６に示す装置において、可変遅延手段２３ｂが、所定時間Δτ、分周信号を遅延させる構成を示したが、周波数検波回路２２が検波した周波数を参照し、図示しない記憶部に予め記憶させておく周波数と遅延時間のテーブルを読み出し、読み出したテーブルを参照して、遅延時間を決定するとよい。
【００５５】
図３、図５、図６に示す装置において、可変遅延手段２３ｂが、遅延時間Δτを可変とする構成を示したが、遅延時間が固定の固定遅延手段を用いていもよい。
【００５６】
図５、図６に示す装置において、分周信号２１の分周信号を、波形整形手段２３ｃが波形整形して可変遅延手段２３ｂに出力する構成を示したが、遅延手段２３ｂを設けず、波形整形した分周信号をＤＦＦ２３ａに出力してもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置のタイミング図である。
【図３】本発明の第２の実施例を示した構成図である。
【図４】図３に示す装置のタイミング図である。
【図５】本発明の第３の実施例を示した構成図である。
【図６】本発明の第４の実施例を示した構成図である。
【図７】従来のトリガ信号発生装置の構成を示した図である。
【符号の説明】
【００５８】
２１ 分周回路
２２ 周波数検波回路
２３ 同期化回路
２３ａ ＤＦＦ
２３ｂ 遅延手段
２３ｃ 波形整形手段
２４ 振幅調整部
【技術分野】
【０００１】
本発明は、入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置に関し、詳しくは、入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置に関するものである。
【背景技術】
【０００２】
トリガ信号発生装置は、被測定信号の状態変化を検出するためのトリガ信号（ストローブ信号とも呼ばれる）を生成するための回路であり、例えば、オシロスコープ等の波形測定装置のサンプリング回路に用いられる。詳細には、サンプリング回路内のサンプラ（アナログ信号の被測定信号等を標本化してデジタル信号に変換する回路）に、サンプリングを開始させるためのトリガ信号として用いられる（例えば、特許文献１参照）。
【０００３】
図７は、従来のトリガ信号発生装置の構成を示した図である（例えば、特許文献２参照）。図７において、入力端子Ｐｉは、入力信号（例えば、被測定信号に同期した所定の周期の信号）が入力される。可変利得増幅器１０は、入力端子Ｐｉから入力信号が入力される。利得調整回路１１は、可変利得増幅器１０の出力側に接続され、可変利得増幅器１０の増幅率を調整する。周波数検波回路１２は、可変利得増幅器１０の出力側に接続される。
【０００４】
スイッチＳＷ１は、１入力２出力型のスイッチであり、入力端が可変利得増幅器１０の出力側に接続され、周波数検波回路１２の指示によって、接続先を切り換える。整形回路１２は、スイッチＳＷ１の一方の出力端に接続される。分周回路１４は、スイッチＳＷ１の他方の出力端に接続される。
【０００５】
スイッチＳＷ２は、２入力１出力型のスイッチであり、一方の入力端が整形回路１３の出力側に接続され、他方の入力端が分周回路１４に接続され、出力端が出力端子Ｐｏに接続され、周波数検波回路１２の指示によって、接続先を切り換える。出力端Ｐｏは、トリガ信号を出力するための端子である。
【０００６】
このような装置の動作を説明する。
可変利得増幅器１０が、入力端子Ｐｉに入力した入力信号を所定の振幅まで増幅し、増幅した信号を利得調整回路１１、周波数検波回路１２、スイッチＳＷ１に出力する。そして、利得調整回路１１が、増幅器１０からの信号の振幅を測定し、所定の振幅となるように増幅器１０の増幅率を調整する。
【０００７】
また、周波数検波回路１２が、増幅器１０からの信号の周波数を検出し、入力信号の周波数が所定の周波数よりも低ければ、スイッチＳＷ１，ＳＷ２を整形回路１３側に接続させ、所定の周波数よりも高ければ、スイッチＳＷ１，ＳＷ２を分周回路１４側に接続させる。
【０００８】
つまり、入力端子Ｐｉに入力した入力信号の周波数が、所定の周波数よりも低い場合、整形回路１３が、スイッチＳＷ１からの信号の周波数を変えることなく、波形整形を行なって、スイッチＳＷ２を介して、出力端子Ｐｏに出力する。
【０００９】
一方、入力端子Ｐｉに入力した入力信号の周波数が、所定の周波数よりも高い場合、分周回路１４が、スイッチＳＷ１からの信号の周波数を分周して、スイッチＳＷ２を介して、出力端子Ｐｏに出力する。
【００１０】
そして、整形回路１３または分周回路１４からの信号が、出力端子Ｐｏからトリガ信号として出力される。
【００１１】
【特許文献１】米国特許６５７３７６１号
【特許文献２】特開昭６４−７９６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、周波数検波回路１２が、入力信号の周波数によってスイッチＳＷ１，ＳＷ２の接続を切り換えるので、周波数に応じて手動で回路１３、１４の選択をする必要が無く、測定の自動化を行なうことできる。なお、入力信号の周波数によって、回路１３、１４を選択するのは、被測定信号をサンプリングするサンプラの動作周波数に制限があるためであり、通常、数十［ＭＨｚ］程度がサンプラの動作周波数の上限である。
【００１３】
一方、近年のデータ通信は、データの伝送レートが数十［ＧＨｚ／ｓ］〜数百［ＧＨｚ／ｓ］になっており、トリガ信号発生装置が、高速な伝送レートのデータに同期した信号（例えば、被測定信号に同期したクロック信号）からトリガ信号を生成する場合、サンプラの動作周波数まで入力信号を分周する必要がある。
【００１４】
分周回路１４は、プリスケーラ、周波数ディバイダ、周波数カウンタ等の分周器と、これらを切り換えるスイッチに相当する回路によって構成される。そして、個々の分周器が分周できる範囲には限度があるため、入力信号の周波数が高くなるほど、分周器を複数段用いて所定の周波数まで分周している。分周器それぞれでジッタが発生するが、分周器の数が増えるほど、個々の分周器で発生するジッタが累積されてしまう。
【００１５】
例えば、入力信号の周波数が５０［ＧＨｚ］（つまり、１周期が２０［ｐｓ］）とした場合、入力信号自体に１００〜２００［ｆｓ］のジッタが含まれるのが一般的であるが、サンプラの動作速度に比べれて十分に無視できる。
【００１６】
しかしながら、分周器を複数段にカスケード接続するほど、分周回路１４で発生するジッタが無視できなくなり、５０［ＧＨｚ］の入力信号を１０［ＭＨｚ］程度にまで分周する場合、市販品の分周回路１４では、約１［ｐｓ］程度のジッタが発生する。従って、サンプラが、図７に示すトリガ信号発生装置のトリガ信号を用いて被測定信号のサンプリングを行なうと、トリガ信号そのものにジッタが含まれているため、精度よく被測定信号のサンプリングを行なうことが困難であるという問題があった。
【００１７】
そこで本発明の目的は、入力信号に同期し、ジッタの少ないトリガ信号を生成するトリガ信号発生装置を実現することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、
入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置において、
入力信号を分周する分周回路と、
この分周回路で分周された信号を、前記入力信号に同期させる同期化手段を有する同期化回路と
を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記分周回路で分周された後の信号の周波数を検波し、前記分周回路の分周比を制御する周波数検波回路を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
同期化手段は、Ｄ型のフリップフロップであり、前記分周された信号がデータ入力端子に入力され、前記入力信号がクロック入力端子に入力されることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
同期化回路は、前記分周回路が分周した信号を遅延させて、前記同期化手段に出力する遅延手段を有することを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
同期化回路は、前記分周信号を波形整形し、前記同期化手段に出力する波形整形手段を設けたことを特徴とするものである。
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明において、
前記分周回路および前記同期化回路よりも前段に設けられ、前記入力信号の振幅を調整して出力する振幅調整部を設けたことを特徴とするものである。
請求項７記載の発明は、請求項１〜６のいずれかに記載の発明において、
波形測定装置のサンプラにサンプリングを開始させるためのトリガ信号を生成することを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、以下のような効果がある。
請求項１〜７によれば、同期化回路が、分周回路で分周される前の高周波な入力信号を基準にして、分周回路で分周された信号の同期を図るので、分周回路で生じたジッタを除去したトリガ信号を生成することができる。これにより、入力信号に同期し、ジッタの少ないトリガ信号を生成できる。
請求項２によれば、周波数検波回路が、分周回路によって低周波に分周された信号によって周波数検波を行なうので、高周波な入力信号を検波する構成に比較して、技術的に容易に簡単な回路で構成でき、コストも低く抑えることができる。
請求項４によれば、遅延手段が、分周回路で分周された信号を、所定時間遅延させて同期化手段に出力するので、例えば、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
請求項５によれば、波形整形手段が、分周回路によって分周された信号の立ち上がりエッジ、立ち下がりエッジを高速化するので、例えば、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
請求項６によれば、振幅調整部が、入力信号の振幅を調整する。そして、振幅調整された入力信号が、分周回路、同期化回路に入力されるので、分周回路、同期化回路を最適かつ安定的に動作させることができる。これにより、分周回路、同期化回路で生ずるジッタを、より抑えることができる。従って、入力信号に同期し、ジッタの少ないトリガ信号を生成することができる。
請求項７によれば、ジッタの少ないトリガ信号によって波形測定装置が被測定信号のサンプリングを行なうので、被測定信号を精度よく測定することができる。
【発明を実施するための最良の形態】
【００２０】
以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図７と同一のものには同一符号を付し、説明を省略する。図１において、分配器２０は、入力端子Ｐｉから入力信号が入力され、入力信号を２分岐して出力する。分周回路２１は、分配器２０で分岐された一方の信号が入力され、入力された信号を分周して出力する。周波数検波回路２２は、分周回路２１で分周された信号が入力され、入力された信号の周波数を検波し、分周回路２１の分周比を制御する。
【００２１】
同期化回路２３は、Ｄ型のフリップフロップ（以下、ＤＦＦ（Ｄｅｌａｙ ｆｌｉｐ−ｆｌｏｐ）と略す）２３ａを有し、分周回路２１から分周された信号が入力されると共に、分配器２０で分岐された他方の信号が入力され、分周回路２１からの信号を、分配器２０からの入力信号に同期を合わせて出力端子Ｐｏに出力する。
【００２２】
ＤＦＦ２３ａは、同期化手段であり、データ入力端子に分周回路２１からの信号が入力され、クロック入力端子に分配器２０からの信号が入力され、データ出力端子から出力端子Ｐｏにトリガ信号を出力する。
【００２３】
このような装置の動作を説明する。
分配器２０が、入力端子Ｐｉに入力した入力信号を同一の信号に２分岐し、一方の信号を分周回路２１に出力し、他方の信号を同期化回路２３のＤＦＦ２３ａのクロック入力端子に出力する。
【００２４】
そして、分周回路２１が、入力信号を低周波に分周して、分周した信号（以下、分周信号と略す）を周波数検波回路２２、ＤＦＦ２３ａのデータ入力端子に出力する。さらに、周波数検波回路２２が、分周信号の周波数を検波し、所定の周波数かを確認し、所定の周波数に分周するための制御信号を分周回路２１に出力する。
【００２５】
なお、分周回路２１は、単一または複数個の分周器（プリスケーラ、周波数ディバイダ、周波数カウンタ等）と各分周器を切り換えるスイッチに相当する回路から構成され、制御信号に従って、整数分周、必要に応じて分数分周等によって所望の分周比となる分周器または分周器の組み合わせを選択する。また、周波数検波回路２２は、アナログ演算器やデジタル論理回路などのハードウェアで構成してもよく、ＣＰＵやＤＳＰ等によって実行されるソフトウェアでもよく、自動的に周波数の検波および分周回路２１の制御を行なうことにより、サンプリングオシロスコープ等における測定の自動化・省力化が図れる。
【００２６】
一方、ＤＦＦ２３ａが、低周波な分周信号を、分配器２０から入力される高周波な入力信号に同期させてデータ出力端子から出力端子Ｐｏに出力する。なお、高周波な入力信号とは、分周信号の周波数に対してである。そして、出力端子Ｐｏからトリガ信号として、例えば、サンプラに出力される。
【００２７】
続いて、入力信号の周波数を５０［ＧＨｚ］とし、分周回路２１で分周後の周波数を１０［ＭＨｚ］とした一例で説明する。また、図２は、図１に示す回路のタイミングを示した図であり、図２（ａ）は、分周信号の１周期分を図示し、図２（ｂ）は、図２（ａ）の一部（分周信号の立ち上がり部分）を拡大した図である。また、図２（ａ），（ｂ）共に、上段から、分配器２０から出力される入力信号、分周回路２１から出力される分周信号、同期化回路２３から出力されるトリガ信号の波形を示し、横軸は時間であり、縦軸はレベルである。また、ＤＦＦ２３ａが、クロック入力端子に入力される信号の立ち上がりエッジを検出して、データを更新するものとする。
【００２８】
図２（ａ）に示すように、分周信号には、分周回路２１で生じたジッタによって、分周信号の１周期は、０．１［μｓ］＋（分周回路で生じるジッタ）となる。一方、ＤＦＦ２３ａが、分配器２０からの入力信号、つまり、分周回路２１のジッタを含まない信号によって同期を図るので、トリガ信号には、分周回路２１によるジッタが除去されている。
【００２９】
このように、同期化回路２３のＤＦＦ２３ａが、分周回路２１で分周される前の高周波な入力信号を基準にして、分周回路２１の分周信号の同期を図るので、分周回路２１で生じたジッタを除去したトリガ信号を生成することができる。これにより、入力信号に同期し、ジッタの少ないトリガ信号を生成でき、波形測定装置等において、精度よく被測定信号のサンプリングを行なうことができる。
【００３０】
なお、ＤＦＦ２３ａ自体でもジッタが発生するが、ＤＦＦ２３ａで発生するジッタは、一般的にＤＦＦ２３ａのクロック信号として動作する入力信号の周波数（例えば、５０［ＧＨｚ］（周期で２０［ｐｓ］））よりも数桁小さいことから、十分に無視でき、トリガ信号に含まれるジッタは、入力信号に元々含まれていたジッタと同程度とみなせる。
【００３１】
また、周波数検波回路２２が、分周回路２１からの低周波に分周された信号によって周波数検波を行なうので、図７に示すように、高周波な入力信号を検波する構成に比較して、技術的に容易に簡単な回路で構成でき、コストも低く抑えることができる。
【００３２】
［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものには同一符号を付し、説明を省略すると共に、同期化回路２３以外の図示も省略する。図３において、同期化回路２３に、可変遅延手段２３ｂが新たに設けられる。可変遅延手段２３ｂは、分周回路２１とＤＦＦ２３ａのデータ入力端子との間に設けられ、分周回路２１からの分周信号を所定時間だけ遅延させて、ＤＦＦ２３ａのデータ入力端子に出力する。
【００３３】
このような装置の動作を説明する。図４は、図３に示す装置の動作を示したタイミングチャートである。ここで、図２（ｂ）と同一のものは説明を省略する。上段から、入力信号、分周回路２１が出力する”遅延前の分周信号”、可変遅延手段２３ｂが出力する”遅延させた分周信号”である。
【００３４】
分周回路２１では遅延が生じるが、選択される分周器の組み合わせによっては、図４に示すように、分周信号の立ち上がりエッジ、立ち下がりエッジ（図示せず）が、ＤＦＦ２３ａのクロック入力端子への信号の立ち上がりエッジと重なり、ＤＦＦ２３ａのデータ出力が不安定な状態、いわゆるメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）になる場合がある。
【００３５】
そこで、可変遅延手段２３ｂが、分周回路２１からの分周信号を所定の時間Δτだけ遅延させて（図４参照）、ＤＦＦ２３ａに分周信号を出力する。その他の動作は、図１に示す装置と同様なので説明を省略する。
【００３６】
なお、遅延手段２３ｂは、複数の固定遅延素子の組み合わせを電気的にスイッチしたり、機械的な制御によって遅延量を変化させる等するとよい。
【００３７】
このように、遅延手段２３ｂが、分周回路２１からの分周信号を、所定時間Δτ遅延させてＤＦＦ２３ａに出力するので、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
【００３８】
［第３の実施例］
図５は、本発明の第３の実施例を示した構成図である。ここで、図３と同一のものには同一符号を付し、説明を省略すると共に、同期化回路２３以外の図示も省略する。図５において、同期化回路２３に、波形整形手段２３ｃが新たに設けられる。波形整形手段２３ｃは、分周回路２１と可変遅延手段２３ｂとの間に設けられ、分周回路２１からの分周信号を波形整形して、遅延手段２３ｂに出力する。
【００３９】
このような装置の動作を説明する。分周回路２１では遅延が生じるが、さらに、波形が劣化し、立ち上がりエッジ、立ち下がりエッジがなまる（つまり、ローレベルからハイレベルへの立ち上がり時間、ハイレベルからローレベルへのたち下がり時間が長くなる）と、ＤＦＦ２３ａのクロック入力端子への信号の立ち上がりエッジと重なりやすくなり、ＤＦＦ２３ａのデータ出力が不安定な状態、いわゆるメタステーブルになる場合がある。
【００４０】
そこで、波形整形手段２３ｃが、分周回路２１からの分周信号の波形整形を行ない、立ち上がりエッジ、立ち下がりエッジを高速化（つまり、立ち上がり時間、立ち下がり時間を短時間化）し、遅延手段２３ｂ出力する。その他の動作は、図３に示す装置と同様なので説明を省略する。
【００４１】
なお、波形整形手段２３ｃは、例えば、ラッチ回路、シュミットトリガ等を用いるとよい。または、第２の可変遅延手段と第２のＤＦＦを直列に接続したものでもよい。この場合、第２のＤＦＦのデータ入力端子に第２の可変遅延手段を経た分周信号を入力し、クロック入力端子に分配器２０からの入力信号を入力し、データ出力端子からの信号を、遅延手段２３ｂに出力する。いわゆる、シンクロナイザをカスケード構成にして安定した同期を図ってもよい。
【００４２】
このように、波形整形手段２３ｃが、分周回路２１からの分周信号の立ち上がりエッジ、立ち下がりエッジを高速化するので、メタステーブルの発生を抑えることができ、波形品位のよいトリガ信号を出力することができる。
【００４３】
［第４の実施例］
図６は、本発明の第４の実施例を示した構成図である。ここで、図１、図３、図５と同一のものには同一符号を付し、説明を省略する。図６において、入力端子Ｐｉと分配器２０の間に振幅調整部２４が、新たに設けられる。
【００４４】
振幅調整部２４は、可変利得増幅器２４ａ、利得調整回路２４ｂを有し、入力端子Ｐｉからの入力信号の振幅を、所定の振幅まで増幅または減衰して、分配器２０に出力する。可変利得増幅器２４ａは、入力端子Ｐｉから入力信号が入力される。利得調整回路２４ｂは、可変利得増幅器２４ａの出力側に接続され、可変利得増幅器２４ａの増幅率を調整する。
【００４５】
このような装置の動作を説明する。
可変利得増幅器２４ａが、入力端子Ｐｉに入力した入力信号を所定の振幅まで増幅または減衰し、振幅調整した入力信号を利得調整回路２４ｂ、分配器２０に出力する。そして、利得調整回路２４ｂが、増幅器２４ａからの信号の振幅を測定し、所定の振幅となるように増幅器２４ａの増幅率や減衰率を調整する。なお、所定の振幅とは、分配器２０以降の回路２１〜２３が正常に動作すると共に、トリガ信号のジッタが最も低減される振幅である。
【００４６】
つまり、数十［ＧＨｚ］以上の高周波信号を取り扱う場合、回路２０〜２３は、ガリウム砒素やインジウムリン等の化合物半導体を用いて製作されることが多いが、回路２０〜２３が正常に動作するのに必要な信号の振幅範囲が存在し、特に回路２１、２３で生ずるジッタは、入力される信号の振幅に影響され易いからである。なお、その他の動作は、図１、図３、図５に示す装置と同様なので説明を省略する。
【００４７】
このように、振幅調整部２４が、入力端子Ｐｉからの入力信号の振幅を調整し、分配器２０に出力するので、分周回路２１、同期化回路２３を最適かつ安定的に動作させることができる。これにより、分周回路２１、同期化回路２３で生ずるジッタを、より抑えることができる。従って、入力信号に同期し、ジッタの少ないトリガ信号を生成することができる。
【００４８】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
図１、図３、図５、図６に示す装置において、被測定信号に同期した信号（例えば、クロック信号）を入力信号にする構成を示したが、被測定信号からクロック信号を再生するＣＤＲ（clock and data recovery）を設け、このＣＤＲで再生したクロック信号を入力信号にしてもよく、または、所定の周波数の繰り返し信号を入力信号としてもよい。
【００４９】
図１、図３、図５、図６に示す装置において、サンプリングオシロスコープのサンプラのトリガ信号（ストローブ信号）に用いられる例を挙げたが、サンプリングオシロスコープに限らず、その他の波形測定装置（例えば、リアルタイムのデジタルオシロスコープ等）や時間測定装置、カウンタ等の測定装置のサンプラに用いてもよい。このように、ジッタの少ないトリガ信号によって測定装置が被測定信号のサンプリングを行なうので、被測定信号を精度よく測定することができる。
【００５０】
図１、図３、図５、図６に示す装置において、周波数検波回路２２が、分周回路２１からの低周波に分周された信号によって周波数検波を行なう構成を示したが、同期化回路２３から出力されるトリガ信号によって、周波数検波を行ってもよい。このように周波数検波回路２２が、ジッタの少ないトリガ信号から周波数検波を行うので、分周回路２１の分周比の制御を精度よく行なうことができる。
【００５１】
図１、図３、図５、図６に示す装置において、周波数検波回路２２を設ける構成を示したが、例えば、入力信号の周波数が既知であれば、周波数検波回路２２を設けなくともよい。
【００５２】
図１、図３、図５、図６に示す装置において、入力信号の周波数を５０［ＧＨｚ］、分周回路２１で分周された信号の周波数を１０［ＭＨｚ］とする一例で説明したが、入力信号、分周信号の周波数はいくつでもよい。
【００５３】
図３、図５、図６に示す装置において、遅延手段２３ｂが、分周回路２１からの分周信号を遅延させる構成を示したが、分配器２０とＤＦＦ２３ａのクロック入力端子との間に設け、ＤＦＦ２３ａへのクロック入力端子への信号を遅延させてもよい。
【００５４】
図３、図５、図６に示す装置において、可変遅延手段２３ｂが、所定時間Δτ、分周信号を遅延させる構成を示したが、周波数検波回路２２が検波した周波数を参照し、図示しない記憶部に予め記憶させておく周波数と遅延時間のテーブルを読み出し、読み出したテーブルを参照して、遅延時間を決定するとよい。
【００５５】
図３、図５、図６に示す装置において、可変遅延手段２３ｂが、遅延時間Δτを可変とする構成を示したが、遅延時間が固定の固定遅延手段を用いていもよい。
【００５６】
図５、図６に示す装置において、分周信号２１の分周信号を、波形整形手段２３ｃが波形整形して可変遅延手段２３ｂに出力する構成を示したが、遅延手段２３ｂを設けず、波形整形した分周信号をＤＦＦ２３ａに出力してもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置のタイミング図である。
【図３】本発明の第２の実施例を示した構成図である。
【図４】図３に示す装置のタイミング図である。
【図５】本発明の第３の実施例を示した構成図である。
【図６】本発明の第４の実施例を示した構成図である。
【図７】従来のトリガ信号発生装置の構成を示した図である。
【符号の説明】
【００５８】
２１ 分周回路
２２ 周波数検波回路
２３ 同期化回路
２３ａ ＤＦＦ
２３ｂ 遅延手段
２３ｃ 波形整形手段
２４ 振幅調整部
【特許請求の範囲】
【請求項１】
入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置において、
入力信号を分周する分周回路と、
この分周回路で分周された信号を、前記入力信号に同期させる同期化手段を有する同期化回路と
を設けたことを特徴とするトリガ信号発生装置。
【請求項２】
前記分周回路で分周された後の信号の周波数を検波し、前記分周回路の分周比を制御する周波数検波回路を設けたことを特徴とする請求項１記載のトリガ信号装置。
【請求項３】
同期化手段は、Ｄ型のフリップフロップであり、前記分周された信号がデータ入力端子に入力され、前記入力信号がクロック入力端子に入力されることを特徴とする請求項１または２記載のトリガ信号発生装置。
【請求項４】
同期化回路は、前記分周回路が分周した信号を遅延させて、前記同期化手段に出力する遅延手段を有することを特徴とする請求項１〜３のいずれかに記載のトリガ信号発生装置。
【請求項５】
同期化回路は、前記分周信号を波形整形し、前記同期化手段に出力する波形整形手段を設けたことを特徴とする請求項１〜４のいずれかに記載のトリガ信号発生装置。
【請求項６】
前記分周回路および前記同期化回路よりも前段に設けられ、前記入力信号の振幅を調整して出力する振幅調整部を設けたことを特徴とする請求項１〜５のいずれかに記載のトリガ信号発生回路。
【請求項７】
波形測定装置のサンプラにサンプリングを開始させるためのトリガ信号を生成することを特徴とする請求項１〜６のいずれかに記載のトリガ信号発生装置。
【請求項１】
入力される入力信号よりも低い周波数のトリガ信号を出力するトリガ信号発生装置において、
入力信号を分周する分周回路と、
この分周回路で分周された信号を、前記入力信号に同期させる同期化手段を有する同期化回路と
を設けたことを特徴とするトリガ信号発生装置。
【請求項２】
前記分周回路で分周された後の信号の周波数を検波し、前記分周回路の分周比を制御する周波数検波回路を設けたことを特徴とする請求項１記載のトリガ信号装置。
【請求項３】
同期化手段は、Ｄ型のフリップフロップであり、前記分周された信号がデータ入力端子に入力され、前記入力信号がクロック入力端子に入力されることを特徴とする請求項１または２記載のトリガ信号発生装置。
【請求項４】
同期化回路は、前記分周回路が分周した信号を遅延させて、前記同期化手段に出力する遅延手段を有することを特徴とする請求項１〜３のいずれかに記載のトリガ信号発生装置。
【請求項５】
同期化回路は、前記分周信号を波形整形し、前記同期化手段に出力する波形整形手段を設けたことを特徴とする請求項１〜４のいずれかに記載のトリガ信号発生装置。
【請求項６】
前記分周回路および前記同期化回路よりも前段に設けられ、前記入力信号の振幅を調整して出力する振幅調整部を設けたことを特徴とする請求項１〜５のいずれかに記載のトリガ信号発生回路。
【請求項７】
波形測定装置のサンプラにサンプリングを開始させるためのトリガ信号を生成することを特徴とする請求項１〜６のいずれかに記載のトリガ信号発生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−１１３９５４（Ｐ２００７−１１３９５４Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０３３４１（Ｐ２００５−３０３３４１）
【出願日】平成１７年１０月１８日（２００５．１０．１８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月１８日（２００５．１０．１８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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