電力を節約するためのトライステート型位相同期ループ
その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供する。前記コンデンサが安定した後に、ＰＬＬ内の構成要素のうちのいくつかへの電力が低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に関し、より詳細には、本発明は位相同期ループ（ＰＬＬ）回路に関する。
【０００２】
［関連出願及び優先権主張］
本出願は、２００５年９月２６日に出願の仮特許出願第６０／７２０，８５８号の非仮出願である。仮特許出願第６０／７２０，８５８号の出願日に対する優先権を主張する。仮特許出願第６０／７２０，８５８号の全内容は参照により本明細書に援用される。
【背景技術】
【０００３】
位相同期ループは極めて高精度の基準周波数を提供する。さらに、ＰＬＬは、クロック信号を逓倍又は分周するために用いることができる。たとえば、１０ＭＨｚの入力クロックをＰＬＬによって逓倍して、１０００ＭＨｚの出力信号を生成することができる。位相同期ループは、多くの場合に、無線受信機又は無線送信機の周波数を制御するために用いられる。
【０００４】
無線受信機及び／又は無線送信機を含む数多くのデバイスでは、電力を節約することが大きな関心事である。たとえば、電池駆動式デバイスでは、電池の動作時間を延ばすために、低消費電力であることが望ましい。
【０００５】
無線受信機又は無線送信機を含むいくつかのデバイスでは、無線部は、短い間隔にわたって周期的に動作することができるだけである。そのようなデバイスでは、無線の周波数を制御するＰＬＬは、無線が動作している全時間にわたって動作することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の方法は、
無線部の周波数を制御する位相同期ループ（ＰＬＬ）を含むシステムを動作させる方法であって、前記無線部は短時間だけ動作し、該方法は、
前記無線部の特定の動作周期の開始時に、該ＰＬＬの周波数を安定させるために閉ループモードにおいて前記ＰＬＬを動作させること、
前記ＰＬＬの動作が安定した後に、前記ＰＬＬによって消費される電力を低減させるために前記ＰＬＬをトライステートにすること、及び
前記特定の動作周期の残りの部分の間、前記無線部に基準周波数を与えるために前記トライステートにされたＰＬＬを動作させ続けること、
を含む。
【０００８】
請求項８記載の方法は、
コンデンサを備える位相同期ループ（ＰＬＬ）を動作させる方法であって、前記コンデンサ上の電荷が、前記ＰＬＬによって与えられる出力信号の周波数を決定し、前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、該方法は、
最初に、前記ＰＬＬが特定の周波数において安定できるようにすると共に前記コンデンサ上の前記電荷が特定の値において安定できるようにするステップと、
前記コンデンサ上の前記電荷が安定した後に、前記コンデンサに対して、それ以上電荷が追加も除去されないように前記コンデンサをトライステートにするステップと、
前記コンデンサがトライステートになるときに、前記ＰＦＤによって使用される電力を低減するステップと
を含む。
【０００９】
請求項１３記載のシステムは、
短時間だけ、間欠的に動作することができる無線部と、
前記無線部の周波数を制御しかつフォワードパス及びフィードバックパスを有するループ内に接続される複数のユニットを有する位相同期ループ（ＰＬＬ）と、
コンデンサ上の電荷が前記ＰＬＬの周波数を制御するコンデンサと、
前記コンデンサが安定した後に、前記コンデンサをトライステートにしかつそれにより前記コンデンサに対して電荷が追加も除去もされ得なくなる、ゲートと、
前記コンデンサがトライステートになった後に、前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートと
を備える。
【発明の効果】
【００１０】
本明細書において記述される方法及びシステムは、ＰＬＬによって消費される電力量を削減することに向けられ、そのＰＬＬは短い間隔にわたって周期的にのみ動作することができる。
【発明を実施するための最良の形態】
【００１１】
ここで、本発明のいくつかの実施形態が、添付の図面を参照しながら説明される。本発明の種々の他の実施形態も実現可能であり、実用化することができる。本発明は、数多くの異なる形で具現することができるので、本発明は、本明細書において述べられる実施形態に限定されるものと解釈されるべきではない。
【００１２】
添付図面は、本発明の好ましい実施形態及びそのような実施形態の動作を例示する。それらの図において、枠の大きさは、種々の物理的な構成要素の大きさを表すことは意図していない。複数の図において同じ構成要素が現われる場合、その構成要素が現れる全ての図において、その構成要素を示すために同じ参照符号が用いられる。
【００１３】
種々のユニットのうち、当業者が本発明を理解するのに必要とされる部分だけが図示及び説明される。それらの図示されない部分及び構成要素は従来どおりであり、当該技術分野において知られている。
【００１４】
図１Ａに示される第１の好ましい実施形態は、周辺デバイス１０及びワークステーション１１を含む。周辺デバイス１０は、矢印１２によって示される無線リンクによって、ワークステーション１１に無線接続される。この例の周辺デバイス１０は、コンピュータマウスである。しかしながら、そのデバイスとして、キーボード、ジョイスティック等の任意の他のタイプの周辺デバイスを用いることができる。さらに、本発明の他の実施形態は、他のタイプのデバイス間の無線リンクを含む。
【００１５】
周辺デバイス１０は、無線部１４を含み、無線部１４はＰＬＬ１５からの信号を利用する。ワークステーション１１は、ＰＬＬ１７からの信号を利用する無線部１６を備える。無線部１４及び１６はＰＬＬを利用して、或る特定の周波数の信号を生成することに留意されたい。その際、各無線部は、関連するＰＬＬからの信号を、直に、又は他の信号と組み合わせて利用し、無線部の周波数を同調させる。
【００１６】
周辺デバイス１０内の無線部１４は周期的にのみ動作することができる。周辺デバイス１０がコンピュータマウスである実施形態では、無線部１４は、マウスが動かされるときにだけ動作することができる。周辺デバイスがキーボードである実施形態では、無線部は、キーが押される短い時間だけ動作することができる。ここに示される実施形態では、ワークステーション１１内の無線部１６は絶えず動作することができる（ワークステーションでは、電力が逼迫していないため）。しかしながら、他の実施形態では、ワークステーション１１内の無線部も、周期的にしか動作することができない。
【００１７】
図１Ｂは、無線部１４が動作している時間の一例を示す。しかしながら、例示の目的上、時系列及び時間は縮尺どおりではない。ワークステーションと通信するコンピュータマウスを含む典型的な応用形態では、コンピュータマウス内の無線部は、標準的なタイプの用途では、全時間の約１パーセント程度しか動作することができないであろう。もちろん、無線部が動作することができる実際の時間の長さは、周辺デバイスの個々の用途及び個々の使用者によるであろう。しかしながら、数多くの用途において、無線部１４はわずかなパーセンテージの時間しか動作することができない。
【００１８】
図１Ａに示される実施形態では、無線部１４が動作している周期がそれぞれ、図１Ｃに示されるように２つの部分に分割される。その時間はＬ及びＴで示される。時間Ｌ中に、ＰＬＬ１５は標準的に動作し、設計周波数にロックする。時間Ｔ中に、ＰＬＬ１５はトライステートになり、利用する電力が下がる。すなわち、時間Ｔ中に、ＰＬＬは、無線部１４のための基準周波数を与え続けるが、後に説明されるように、低い電力を利用する状態に切り替わる。
【００１９】
図２Ａは、ＰＬＬ１５の第１の実施形態における主な構成要素を示す。ＰＬＬ１５のフォワードパスは、水晶振動子２０と、周波数分周器２１Ａと、位相−周波数検出器（ＰＦＤ）２１Ｂと、チャージポンプ２１Ｃと、フィルタ２１Ｄと、電圧制御発振器（ＶＣＯ）２１Ｅとを含む。フィードバックパスは、周波数分周器２１Ｆを含む。コンデンサ２７は、フィルタ２１Ｄの一部であり、ＶＣＯ２１Ｅに制御電圧を与える。
【００２０】
図２Ｂは、ＰＬＬ１５の動作の時系列を示す。図２Ｂには、４つの時間が、Ａ、Ｂ、Ｃ及びＤで示されており、後に説明される。各時間の長さは、種々の詳細な設計上の検討事項によって決まる。以下の説明では、本明細書において説明される具体的な実施形態の場合の各時間の長さが与えられるが、他の実施形態では、その時間の長さが異なることは理解されたい。
【００２１】
時刻Ａ：時刻Ａでは、無線部１４がオンにされ、ＰＬＬが標準的な閉ループモードにおいて動作し始める。時刻Ａと時刻Ｂとの間では、ＰＬＬは所望の周波数において安定している。本明細書において示される実施形態では、ＰＬＬが所望の周波数に安定するのにかかる時間、すなわち、時刻Ａと時刻Ｂとの間の時間は約１００マイクロ秒である。他の実施形態では、時間Ａは、それよりも長いことも、短いこともある。
【００２２】
時刻Ｂ：周波数が安定した後に、ＰＬＬループが開ループになる。すなわち、時刻ＢにおいてＰＬＬはトライステートになる。ＰＬＬがトライステートになった後に、ＰＬＬは、許容周波数範囲内にある周波数信号を生成し続け、無線部１４は動作し続ける。コンデンサ２７上の電荷は、概ね一定のままであり、それゆえ、ＶＣＯ２１Ｅへの制御信号は一定のままである。
【００２３】
時刻Ｃ：ＰＬＬがトライステートになった直後に、ＰＬＬ内の特定の構成要素への電力が低減される。ＰＬＬは開ループにおいて、又はトライステート状態で動作しているので、或る特定の構成要素への電力を低減しても、ＰＬＬによって生成される信号は影響を及ぼされない。ここで示される実施形態では、ＰＬＬがトライステートになった時刻（時刻Ｂ）と、特定の構成要素への電力が低減される時刻（時刻Ｃ）との間の時間は約５マイクロ秒である。時刻Ｂと時刻Ｃとの間に時間差があるのは、単に、電力が低減される前に実効的にトラステート状態になるだけの十分な時間が必要とされるためである。無線部１４は、時刻Ｃ後にも動作し続ける。
【００２４】
時刻Ｄ：最後に、或る時間が経過した後に、無線部がオフにされ、ＰＬＬがオフにされる。コンデンサ２７は、約５ミリ秒間（この時間はミリ秒単位であり、上記で与えられた他の時間はマイクロ秒単位であることに留意されたい）、その電荷を許容範囲内に保持することができる（それゆえ、ＰＬＬの周波数を保持することができる）ことに留意されたい。したがって、ここに示される実施形態では、時刻Ｂと時刻Ｄとの間の時間は、最大で５ミリ秒になることがある。ワークステーションと通信するマウス又はキーボードのような周辺デバイスを含む実施形態では、これは、要求されるデータを送信するのに十分過ぎるほどの時間である。しかしながら、他の実施形態では、時刻Ｂと時刻Ｄとの間の時間は、これらの実施形態においてコンデンサがどのくらい長く電荷を保持することができるか、及び無線部がどのくらい長くオンである必要があるかによって、５ミリ秒より長くなることも、短くなることもある。
【００２５】
図２Ａに示される実施形態では、ＰＬＬ１５はトライステートになり、電力はゲート２５、２６Ａ及び２６Ｂによって制御される。電源２３によって、電力が、分周器２１Ａ、ＰＦＤ２１Ｂ、チャージポンプ２１Ｃ及び分周器２１Ｆに供給される。ゲート２５は、電源２３から、分周器２１Ａ、ＰＦＤ２１Ｂ、チャージポンプ２１Ｃ、フィルタ２１Ｄ及び分周器２１Ｆへの電力の流れを制御する。
【００２６】
ゲート２６Ａ及び２６Ｂは、ＰＦＤ２１Ｂからチャージポンプ２１Ｃへのアップ信号及びダウン信号の流れを制御する。ゲート２５、２６Ａ及び２６Ｂは、制御ユニット２４からの信号によって操作される。
【００２７】
ゲート２５、２６Ａ及び２６Ｂが閉じられるとき、その回路は従来のＰＬＬとして動作する。すなわち、分周器２１Ｆからのフィードバック信号が、分周器２１Ａからの基準信号と比較される。差がある場合には、チャージポンプ２１Ｃに適当なアップ信号又はダウン信号が与えられ、チャージポンプ２１Ｃが、コンデンサ２７上の電荷を増減する。
【００２８】
ゲート２６Ａ及び２６Ｂが開けられる（すなわち、フローティング状態にある）とき、ＰＦＤ２１Ｂからのアップ信号又はダウン信号はチャージポンプ２１Ｃには送られない。それゆえ、コンデンサ２７はドライステートになる。すなわち、その電荷は、大きな漏れ電流が生じることがない限り、一定のままである。しかしながら、その電荷は、約５ミリ秒間、ＶＣＯ２１Ｅの周波数が許容範囲内に留まるのに十分なほど一定に保持される。
【００２９】
要するに、図２Ａに示されるＰＬＬ回路は以下のように動作する。
１）無線部１４がオンになるとき、ＰＬＬが起動され、約１００マイクロ秒内に、ＰＬＬは適当な周波数に安定する。ＰＬＬが安定した後に、無線部１４が動作し始める。
【００３０】
２）約５マイクロ秒後に、ゲート２６Ａ及び２６Ｂが開けられ、コンデンサ２７がトライステートになる。すなわち、コンデンサ２７に対して、電荷が加えられることも、引き出されることもなく、ＶＣＯは、許容周波数範囲内で信号を生成し続ける。ゲート２６Ａ及び２６Ｂが開けられた後にも、無線部１４は動作し続ける。
【００３１】
３）ゲート２６Ａ及び２６Ｂが開けられた直後に、ゲート２５が開けられ、それにより分周器２１Ａ、ＰＦＤ２１Ｂ、分周器２１Ｆの電源を切る。ゲート２５が開けられた後にも、無線部１４は動作し続ける。
【００３２】
４）最後に、数ミリ秒後に、無線部１４がオフされ、無線部１４及びＰＬＬ１５は次のサイクルを待つ。
【００３３】
図２Ａに示される回路の数多くの異なる詳細な実施態様が実現可能である。ＰＦＤ回路、チャージポンプ、フィルタ及びＶＣＯを設計する技法は高度化しており、図２Ａに示される実施形態において、数多くの異なる設計を用いることができる。
【００３４】
図３は、本発明の一実施形態の１つの特定の詳細な実施態様を示す。図３に示される実施形態は、図２Ａに示される実施形態に類似であるが、ＶＣＯへの入力がトライステートになった後に、種々の構成要素への電力が低減される方法が、図２Ａに示される方法とは異なる。
【００３５】
説明の便宜上、図３に示される回路は、７つの部分、パワーダウン回路３１、ＰＦＤ３２、トライステートゲート３３、チャージポンプ３４、フィルタ３５、ＶＣＯ３６、分周器３７、トライステートエッジゲーティング回路３９に分割される。本明細書において記述される具体的な設計は、２．４ギガヘルツの信号を生成し出力するように設計される。
【００３６】
部分３１〜３９は、例示及び説明の目的で図３において別個に示されることに留意されたい。実際の回路では、図示される構成要素が、示すように接続される。しかしながら、その回路は、図３に示されるようにレイアウトされるか、又は分割される必要はない。
【００３７】
ＰＦＤ３２は、フリップフロップ５３及び５５と、ＡＮＤ回路５４とを含む。標準的に動作するとき、ＰＦＤは、分周器３７からのフィードバック信号を基準信号ＲＥＦと比較する。ＰＦＤ３２は、周波数を上げる必要があるが、下げる必要があるかを指示するアップ信号及びダウン信号を生成する。基準信号ＲＥＦの信号源は、図３には示されないことに留意されたい。ＲＥＦ信号は水晶振動子によって生成され、図２Ａに示されるように分周することができる。
【００３８】
チャージポンプ３４は、インバータ６２と、ＦＥＴトランジスタ６３及び６４とを備える。チャージポンプ３４は、ＰＦＤ３２からのアップ信号及びダウン信号に応答してフィルタ３５に進むライン７２上の信号を増減する。フィルタ３５は、抵抗６９と、コンデンサ６６及び６７とを含む。チャージポンプ３４からの信号に応答して、フィルタ３５は、電圧制御発振器（ＶＣＯ）３６の周波数を制御する電圧信号を与える。
【００３９】
ここで例示される特定の実施形態では、フィルタ３５内の抵抗及びコンデンサは以下の値を有する。
抵抗６９：１０Ｋオーム
コンデンサ６６：２００ピコファラド
コンデンサ６７：２０ピコファラド
【００４０】
ＶＣＯ３６は、高い入力インピーダンスを有するＶＣＯである。ＶＣＯ３６によって生成される出力信号の周波数は、フィルタ３５からの入力ライン上の電圧によって制御される。そのようなＶＣＯは市販されている。
【００４１】
この実施形態では、ＲＥＦ信号は１ＭＨｚの周波数を有する。ＰＬＬが制御する無線部は、５００ミリ秒未満の時間だけ続くバースト状態において動作する。したがって、コンデンサ６６がトライステートになるとき、ＰＬＬは、５００ミリ秒にわたって、その周波数を保持する。コンデンサがその電荷を保持することができる時間の長さは、漏れ電流の量によって決まり、上記で与えられた時間は、市販の構成要素で達成することができる。
【００４２】
ＰＬＬが起動されるとき（すなわち、ＰＬＬの周波数が制御している無線部がオンされるとき）、電力状態信号７０及びトライステート信号７１がハイにされる。信号７０がハイであるとき、ＡＮＤ回路５１がＲＥＦ信号をＰＦＤ３２に渡す。トライステート信号７１がハイであるとき、ＰＦＤ３２からのアップ信号及びダウン信号がチャージポンプ３４に渡される。こうして、信号７０及び７１がハイであるとき、その回路は標準的なＰＬＬとしての役割を果たし、短い時間の後に、設計された周波数にロックする。図示される回路は、２．４ギガヘルツの周波数にロックするのに、約１００マイクロ秒を要する。
【００４３】
ＰＬＬが安定した後に、トライステート信号７１がローに移行し、それゆえ、ＰＦＤ３２からのアップ信号及びダウン信号はもはや、チャージポンプ３４に達しなくなる。
【００４４】
次に、電力状態信号７０がローに移行する。電力状態信号７０がローであるとき、ＲＥＦ信号及びフィードバック信号はいずれもＡＮＤゲート５１及び５２の中を通らない。これにより、ＰＦＤ内の回路が状態を変更しなくなり、それにより電力が節約される。信号７１はローであるので、トランジスタ６３及び６４は状態を変更せず、それによっても電力が節約されることに留意されたい。
【００４５】
図３に示される回路の動作のための例示的な時間は以下のとおりである。
無線部がオンに切り替わるときに、２．４ギガヘルツにおいて動作するＰＬＬがオンに切り替わるものと考える。
１）回路が起動された後にＰＬＬが安定するのにかかる時間：１００マイクロ秒。
２）トライステート信号７１がローに移行する時刻と、電力信号７０がローに移行する時刻との間の時間間隔：５マイクロ秒。
３）ＰＬＬがトライステートモードになるが、仕様内の周波数を保持することができる時間の長さ：５００ミリ秒。
【００４６】
多種多様な他の実施形態も実現可能であることに留意されたい。そのような実施形態ではそれぞれ、ＰＬＬは或る周波数にロックし、その後、トライステートになり、開ループモード（fashion）において周波数信号を与え続ける。ＰＬＬがトライステート状態にあるとき、ＰＬＬ内の構成要素のうちのいくつかの消費電力が低減され、それにより電力が節約される。
【００４７】
図４は、トライステートエッジゲーティング回路３９の細部を示す。すなわち、図４は、ライン７１上でＰＬＬトライステート信号を有効にする論理制御回路を示す。図４に示される回路は２つの入力、すなわちトライステートイネーブル信号及びＲＥＦ信号を有する。ＲＥＦ信号は、図３に示されるＡＮＤゲート５１に与えられるのと同じＲＥＦ信号である。
【００４８】
ＲＥＦ入力は第１のインバータ９１に接続され、第１のインバータの出力は第１のＡＮＤゲート９２の第１の入力に接続される。第１のＡＮＤゲート９２の第２の入力はトライステートイネーブル信号である。ＡＮＤゲート９２の出力は、フリップフロップ９３のクロック入力である。
【００４９】
フリップフロップ９３では、常時「ハイ」である信号がデータ入力に接続されている。Ｑ出力は、第２のＡＮＤゲート９４の第１の入力を与える。ＡＮＤゲート９４の第２の入力は、ＰＬＬトライステートイネーブル信号に接続され、且つインバータ９６の入力に接続される。インバータ９６の出力は、フリップフロップ９３のセット／リセット入力に接続される。第２のＡＮＤゲート９４の出力はインバータ９５に進み、インバータ９５はライン７１上に出力信号を生成する。
【００５０】
図４の回路では、ＰＬＬトライステートイネーブル信号がローであるとき、ライン９３ｆ上の信号は１であり、ＡＮＤ回路９４の出力はローである。しかしながら、インバータ９５の出力はハイである。ＰＬＬトライステートイネーブル信号がハイであるとき、クロック入力の立ち下がりエッジによって、ライン９３ｆ及びＡＮＤ回路９４の出力はハイに移行し、インバータ９５の出力はローに移行する。トライステートイネーブル信号がハイである限り、インバータ９５の出力はローのままである。トライステートイネーブルがローに移行すると、ライン９３ｆ上の信号がローにリセットされ、インバータ９５の出力がハイに移行する。
【００５１】
ＰＬＬ内の信号に対して既知の関係を有するクロックを用いることによって、使用者は、パワーダウンシーケンスが行われても、ＰＬＬが不安定にならないようにすることができる。たとえば、或る実施形態では、ＰＬＬが、基準クロックの立ち上がりエッジを用いて、内部タスクを実行することがある。基準クロックの立ち下がりエッジを用いて、パワーダウンシーケンスにクロックを供給することによって、本発明者は、内部ＰＬＬ機能が影響を及ぼされないことを保証する。
【００５２】
本発明が、その好ましい実施形態に関して図示及び説明されてきたが、本発明の範囲及び精神から逸脱することなく、多種多様な他の実施形態が実現可能であることは理解されたい。本発明の範囲は、添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００５３】
【図１Ａ】第１の実施形態のシステムの全体図である。
【図１Ｂ】無線部のオン−オフ周期を示す時系列図である。
【図１Ｃ】ＰＬＬの動作における種々の段階を示す図である。
【図２Ａ】図１に示されるＰＬＬをさらに詳細に示す図である。
【図２Ｂ】図２Ａに示される回路に関連付けられる時系列図である。
【図３】一実施形態の回路図である。
【図４】図３に示されるトライステート制御部の回路図である。
【符号の説明】
【００５４】
１０：周辺デバイス（コンピュータマウス）、１１：ワークステーション、１４、１６： 無線部、２１Ａ：周波数分周器、２１Ｃ：チャージポンプ、２１Ｄ：フィルタ、２３：電源、２４：制御ユニット、２５、２６Ａ、２６Ｂ：ゲート、３４：チャージポンプ、３５：フィルタ、３６：電圧制御発振器（ＶＣＯ）、３７：分周器、３９：トライステートエッジゲーティング、７０：電力状態信号。
【技術分野】
【０００１】
本発明は電子回路に関し、より詳細には、本発明は位相同期ループ（ＰＬＬ）回路に関する。
【０００２】
［関連出願及び優先権主張］
本出願は、２００５年９月２６日に出願の仮特許出願第６０／７２０，８５８号の非仮出願である。仮特許出願第６０／７２０，８５８号の出願日に対する優先権を主張する。仮特許出願第６０／７２０，８５８号の全内容は参照により本明細書に援用される。
【背景技術】
【０００３】
位相同期ループは極めて高精度の基準周波数を提供する。さらに、ＰＬＬは、クロック信号を逓倍又は分周するために用いることができる。たとえば、１０ＭＨｚの入力クロックをＰＬＬによって逓倍して、１０００ＭＨｚの出力信号を生成することができる。位相同期ループは、多くの場合に、無線受信機又は無線送信機の周波数を制御するために用いられる。
【０００４】
無線受信機及び／又は無線送信機を含む数多くのデバイスでは、電力を節約することが大きな関心事である。たとえば、電池駆動式デバイスでは、電池の動作時間を延ばすために、低消費電力であることが望ましい。
【０００５】
無線受信機又は無線送信機を含むいくつかのデバイスでは、無線部は、短い間隔にわたって周期的に動作することができるだけである。そのようなデバイスでは、無線の周波数を制御するＰＬＬは、無線が動作している全時間にわたって動作することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、その周波数が位相同期ループ（ＰＬＬ）によって制御されかつ間欠的に動作している無線部を備えるシステムにおいて、ＰＬＬが設計周波数において安定した後に、ＰＬＬ内の制御コンデンサをトライステートにすることによって、ＰＬＬによって消費される電力を低減する方法及びシステムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の方法は、
無線部の周波数を制御する位相同期ループ（ＰＬＬ）を含むシステムを動作させる方法であって、前記無線部は短時間だけ動作し、該方法は、
前記無線部の特定の動作周期の開始時に、該ＰＬＬの周波数を安定させるために閉ループモードにおいて前記ＰＬＬを動作させること、
前記ＰＬＬの動作が安定した後に、前記ＰＬＬによって消費される電力を低減させるために前記ＰＬＬをトライステートにすること、及び
前記特定の動作周期の残りの部分の間、前記無線部に基準周波数を与えるために前記トライステートにされたＰＬＬを動作させ続けること、
を含む。
【０００８】
請求項８記載の方法は、
コンデンサを備える位相同期ループ（ＰＬＬ）を動作させる方法であって、前記コンデンサ上の電荷が、前記ＰＬＬによって与えられる出力信号の周波数を決定し、前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、該方法は、
最初に、前記ＰＬＬが特定の周波数において安定できるようにすると共に前記コンデンサ上の前記電荷が特定の値において安定できるようにするステップと、
前記コンデンサ上の前記電荷が安定した後に、前記コンデンサに対して、それ以上電荷が追加も除去されないように前記コンデンサをトライステートにするステップと、
前記コンデンサがトライステートになるときに、前記ＰＦＤによって使用される電力を低減するステップと
を含む。
【０００９】
請求項１３記載のシステムは、
短時間だけ、間欠的に動作することができる無線部と、
前記無線部の周波数を制御しかつフォワードパス及びフィードバックパスを有するループ内に接続される複数のユニットを有する位相同期ループ（ＰＬＬ）と、
コンデンサ上の電荷が前記ＰＬＬの周波数を制御するコンデンサと、
前記コンデンサが安定した後に、前記コンデンサをトライステートにしかつそれにより前記コンデンサに対して電荷が追加も除去もされ得なくなる、ゲートと、
前記コンデンサがトライステートになった後に、前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートと
を備える。
【発明の効果】
【００１０】
本明細書において記述される方法及びシステムは、ＰＬＬによって消費される電力量を削減することに向けられ、そのＰＬＬは短い間隔にわたって周期的にのみ動作することができる。
【発明を実施するための最良の形態】
【００１１】
ここで、本発明のいくつかの実施形態が、添付の図面を参照しながら説明される。本発明の種々の他の実施形態も実現可能であり、実用化することができる。本発明は、数多くの異なる形で具現することができるので、本発明は、本明細書において述べられる実施形態に限定されるものと解釈されるべきではない。
【００１２】
添付図面は、本発明の好ましい実施形態及びそのような実施形態の動作を例示する。それらの図において、枠の大きさは、種々の物理的な構成要素の大きさを表すことは意図していない。複数の図において同じ構成要素が現われる場合、その構成要素が現れる全ての図において、その構成要素を示すために同じ参照符号が用いられる。
【００１３】
種々のユニットのうち、当業者が本発明を理解するのに必要とされる部分だけが図示及び説明される。それらの図示されない部分及び構成要素は従来どおりであり、当該技術分野において知られている。
【００１４】
図１Ａに示される第１の好ましい実施形態は、周辺デバイス１０及びワークステーション１１を含む。周辺デバイス１０は、矢印１２によって示される無線リンクによって、ワークステーション１１に無線接続される。この例の周辺デバイス１０は、コンピュータマウスである。しかしながら、そのデバイスとして、キーボード、ジョイスティック等の任意の他のタイプの周辺デバイスを用いることができる。さらに、本発明の他の実施形態は、他のタイプのデバイス間の無線リンクを含む。
【００１５】
周辺デバイス１０は、無線部１４を含み、無線部１４はＰＬＬ１５からの信号を利用する。ワークステーション１１は、ＰＬＬ１７からの信号を利用する無線部１６を備える。無線部１４及び１６はＰＬＬを利用して、或る特定の周波数の信号を生成することに留意されたい。その際、各無線部は、関連するＰＬＬからの信号を、直に、又は他の信号と組み合わせて利用し、無線部の周波数を同調させる。
【００１６】
周辺デバイス１０内の無線部１４は周期的にのみ動作することができる。周辺デバイス１０がコンピュータマウスである実施形態では、無線部１４は、マウスが動かされるときにだけ動作することができる。周辺デバイスがキーボードである実施形態では、無線部は、キーが押される短い時間だけ動作することができる。ここに示される実施形態では、ワークステーション１１内の無線部１６は絶えず動作することができる（ワークステーションでは、電力が逼迫していないため）。しかしながら、他の実施形態では、ワークステーション１１内の無線部も、周期的にしか動作することができない。
【００１７】
図１Ｂは、無線部１４が動作している時間の一例を示す。しかしながら、例示の目的上、時系列及び時間は縮尺どおりではない。ワークステーションと通信するコンピュータマウスを含む典型的な応用形態では、コンピュータマウス内の無線部は、標準的なタイプの用途では、全時間の約１パーセント程度しか動作することができないであろう。もちろん、無線部が動作することができる実際の時間の長さは、周辺デバイスの個々の用途及び個々の使用者によるであろう。しかしながら、数多くの用途において、無線部１４はわずかなパーセンテージの時間しか動作することができない。
【００１８】
図１Ａに示される実施形態では、無線部１４が動作している周期がそれぞれ、図１Ｃに示されるように２つの部分に分割される。その時間はＬ及びＴで示される。時間Ｌ中に、ＰＬＬ１５は標準的に動作し、設計周波数にロックする。時間Ｔ中に、ＰＬＬ１５はトライステートになり、利用する電力が下がる。すなわち、時間Ｔ中に、ＰＬＬは、無線部１４のための基準周波数を与え続けるが、後に説明されるように、低い電力を利用する状態に切り替わる。
【００１９】
図２Ａは、ＰＬＬ１５の第１の実施形態における主な構成要素を示す。ＰＬＬ１５のフォワードパスは、水晶振動子２０と、周波数分周器２１Ａと、位相−周波数検出器（ＰＦＤ）２１Ｂと、チャージポンプ２１Ｃと、フィルタ２１Ｄと、電圧制御発振器（ＶＣＯ）２１Ｅとを含む。フィードバックパスは、周波数分周器２１Ｆを含む。コンデンサ２７は、フィルタ２１Ｄの一部であり、ＶＣＯ２１Ｅに制御電圧を与える。
【００２０】
図２Ｂは、ＰＬＬ１５の動作の時系列を示す。図２Ｂには、４つの時間が、Ａ、Ｂ、Ｃ及びＤで示されており、後に説明される。各時間の長さは、種々の詳細な設計上の検討事項によって決まる。以下の説明では、本明細書において説明される具体的な実施形態の場合の各時間の長さが与えられるが、他の実施形態では、その時間の長さが異なることは理解されたい。
【００２１】
時刻Ａ：時刻Ａでは、無線部１４がオンにされ、ＰＬＬが標準的な閉ループモードにおいて動作し始める。時刻Ａと時刻Ｂとの間では、ＰＬＬは所望の周波数において安定している。本明細書において示される実施形態では、ＰＬＬが所望の周波数に安定するのにかかる時間、すなわち、時刻Ａと時刻Ｂとの間の時間は約１００マイクロ秒である。他の実施形態では、時間Ａは、それよりも長いことも、短いこともある。
【００２２】
時刻Ｂ：周波数が安定した後に、ＰＬＬループが開ループになる。すなわち、時刻ＢにおいてＰＬＬはトライステートになる。ＰＬＬがトライステートになった後に、ＰＬＬは、許容周波数範囲内にある周波数信号を生成し続け、無線部１４は動作し続ける。コンデンサ２７上の電荷は、概ね一定のままであり、それゆえ、ＶＣＯ２１Ｅへの制御信号は一定のままである。
【００２３】
時刻Ｃ：ＰＬＬがトライステートになった直後に、ＰＬＬ内の特定の構成要素への電力が低減される。ＰＬＬは開ループにおいて、又はトライステート状態で動作しているので、或る特定の構成要素への電力を低減しても、ＰＬＬによって生成される信号は影響を及ぼされない。ここで示される実施形態では、ＰＬＬがトライステートになった時刻（時刻Ｂ）と、特定の構成要素への電力が低減される時刻（時刻Ｃ）との間の時間は約５マイクロ秒である。時刻Ｂと時刻Ｃとの間に時間差があるのは、単に、電力が低減される前に実効的にトラステート状態になるだけの十分な時間が必要とされるためである。無線部１４は、時刻Ｃ後にも動作し続ける。
【００２４】
時刻Ｄ：最後に、或る時間が経過した後に、無線部がオフにされ、ＰＬＬがオフにされる。コンデンサ２７は、約５ミリ秒間（この時間はミリ秒単位であり、上記で与えられた他の時間はマイクロ秒単位であることに留意されたい）、その電荷を許容範囲内に保持することができる（それゆえ、ＰＬＬの周波数を保持することができる）ことに留意されたい。したがって、ここに示される実施形態では、時刻Ｂと時刻Ｄとの間の時間は、最大で５ミリ秒になることがある。ワークステーションと通信するマウス又はキーボードのような周辺デバイスを含む実施形態では、これは、要求されるデータを送信するのに十分過ぎるほどの時間である。しかしながら、他の実施形態では、時刻Ｂと時刻Ｄとの間の時間は、これらの実施形態においてコンデンサがどのくらい長く電荷を保持することができるか、及び無線部がどのくらい長くオンである必要があるかによって、５ミリ秒より長くなることも、短くなることもある。
【００２５】
図２Ａに示される実施形態では、ＰＬＬ１５はトライステートになり、電力はゲート２５、２６Ａ及び２６Ｂによって制御される。電源２３によって、電力が、分周器２１Ａ、ＰＦＤ２１Ｂ、チャージポンプ２１Ｃ及び分周器２１Ｆに供給される。ゲート２５は、電源２３から、分周器２１Ａ、ＰＦＤ２１Ｂ、チャージポンプ２１Ｃ、フィルタ２１Ｄ及び分周器２１Ｆへの電力の流れを制御する。
【００２６】
ゲート２６Ａ及び２６Ｂは、ＰＦＤ２１Ｂからチャージポンプ２１Ｃへのアップ信号及びダウン信号の流れを制御する。ゲート２５、２６Ａ及び２６Ｂは、制御ユニット２４からの信号によって操作される。
【００２７】
ゲート２５、２６Ａ及び２６Ｂが閉じられるとき、その回路は従来のＰＬＬとして動作する。すなわち、分周器２１Ｆからのフィードバック信号が、分周器２１Ａからの基準信号と比較される。差がある場合には、チャージポンプ２１Ｃに適当なアップ信号又はダウン信号が与えられ、チャージポンプ２１Ｃが、コンデンサ２７上の電荷を増減する。
【００２８】
ゲート２６Ａ及び２６Ｂが開けられる（すなわち、フローティング状態にある）とき、ＰＦＤ２１Ｂからのアップ信号又はダウン信号はチャージポンプ２１Ｃには送られない。それゆえ、コンデンサ２７はドライステートになる。すなわち、その電荷は、大きな漏れ電流が生じることがない限り、一定のままである。しかしながら、その電荷は、約５ミリ秒間、ＶＣＯ２１Ｅの周波数が許容範囲内に留まるのに十分なほど一定に保持される。
【００２９】
要するに、図２Ａに示されるＰＬＬ回路は以下のように動作する。
１）無線部１４がオンになるとき、ＰＬＬが起動され、約１００マイクロ秒内に、ＰＬＬは適当な周波数に安定する。ＰＬＬが安定した後に、無線部１４が動作し始める。
【００３０】
２）約５マイクロ秒後に、ゲート２６Ａ及び２６Ｂが開けられ、コンデンサ２７がトライステートになる。すなわち、コンデンサ２７に対して、電荷が加えられることも、引き出されることもなく、ＶＣＯは、許容周波数範囲内で信号を生成し続ける。ゲート２６Ａ及び２６Ｂが開けられた後にも、無線部１４は動作し続ける。
【００３１】
３）ゲート２６Ａ及び２６Ｂが開けられた直後に、ゲート２５が開けられ、それにより分周器２１Ａ、ＰＦＤ２１Ｂ、分周器２１Ｆの電源を切る。ゲート２５が開けられた後にも、無線部１４は動作し続ける。
【００３２】
４）最後に、数ミリ秒後に、無線部１４がオフされ、無線部１４及びＰＬＬ１５は次のサイクルを待つ。
【００３３】
図２Ａに示される回路の数多くの異なる詳細な実施態様が実現可能である。ＰＦＤ回路、チャージポンプ、フィルタ及びＶＣＯを設計する技法は高度化しており、図２Ａに示される実施形態において、数多くの異なる設計を用いることができる。
【００３４】
図３は、本発明の一実施形態の１つの特定の詳細な実施態様を示す。図３に示される実施形態は、図２Ａに示される実施形態に類似であるが、ＶＣＯへの入力がトライステートになった後に、種々の構成要素への電力が低減される方法が、図２Ａに示される方法とは異なる。
【００３５】
説明の便宜上、図３に示される回路は、７つの部分、パワーダウン回路３１、ＰＦＤ３２、トライステートゲート３３、チャージポンプ３４、フィルタ３５、ＶＣＯ３６、分周器３７、トライステートエッジゲーティング回路３９に分割される。本明細書において記述される具体的な設計は、２．４ギガヘルツの信号を生成し出力するように設計される。
【００３６】
部分３１〜３９は、例示及び説明の目的で図３において別個に示されることに留意されたい。実際の回路では、図示される構成要素が、示すように接続される。しかしながら、その回路は、図３に示されるようにレイアウトされるか、又は分割される必要はない。
【００３７】
ＰＦＤ３２は、フリップフロップ５３及び５５と、ＡＮＤ回路５４とを含む。標準的に動作するとき、ＰＦＤは、分周器３７からのフィードバック信号を基準信号ＲＥＦと比較する。ＰＦＤ３２は、周波数を上げる必要があるが、下げる必要があるかを指示するアップ信号及びダウン信号を生成する。基準信号ＲＥＦの信号源は、図３には示されないことに留意されたい。ＲＥＦ信号は水晶振動子によって生成され、図２Ａに示されるように分周することができる。
【００３８】
チャージポンプ３４は、インバータ６２と、ＦＥＴトランジスタ６３及び６４とを備える。チャージポンプ３４は、ＰＦＤ３２からのアップ信号及びダウン信号に応答してフィルタ３５に進むライン７２上の信号を増減する。フィルタ３５は、抵抗６９と、コンデンサ６６及び６７とを含む。チャージポンプ３４からの信号に応答して、フィルタ３５は、電圧制御発振器（ＶＣＯ）３６の周波数を制御する電圧信号を与える。
【００３９】
ここで例示される特定の実施形態では、フィルタ３５内の抵抗及びコンデンサは以下の値を有する。
抵抗６９：１０Ｋオーム
コンデンサ６６：２００ピコファラド
コンデンサ６７：２０ピコファラド
【００４０】
ＶＣＯ３６は、高い入力インピーダンスを有するＶＣＯである。ＶＣＯ３６によって生成される出力信号の周波数は、フィルタ３５からの入力ライン上の電圧によって制御される。そのようなＶＣＯは市販されている。
【００４１】
この実施形態では、ＲＥＦ信号は１ＭＨｚの周波数を有する。ＰＬＬが制御する無線部は、５００ミリ秒未満の時間だけ続くバースト状態において動作する。したがって、コンデンサ６６がトライステートになるとき、ＰＬＬは、５００ミリ秒にわたって、その周波数を保持する。コンデンサがその電荷を保持することができる時間の長さは、漏れ電流の量によって決まり、上記で与えられた時間は、市販の構成要素で達成することができる。
【００４２】
ＰＬＬが起動されるとき（すなわち、ＰＬＬの周波数が制御している無線部がオンされるとき）、電力状態信号７０及びトライステート信号７１がハイにされる。信号７０がハイであるとき、ＡＮＤ回路５１がＲＥＦ信号をＰＦＤ３２に渡す。トライステート信号７１がハイであるとき、ＰＦＤ３２からのアップ信号及びダウン信号がチャージポンプ３４に渡される。こうして、信号７０及び７１がハイであるとき、その回路は標準的なＰＬＬとしての役割を果たし、短い時間の後に、設計された周波数にロックする。図示される回路は、２．４ギガヘルツの周波数にロックするのに、約１００マイクロ秒を要する。
【００４３】
ＰＬＬが安定した後に、トライステート信号７１がローに移行し、それゆえ、ＰＦＤ３２からのアップ信号及びダウン信号はもはや、チャージポンプ３４に達しなくなる。
【００４４】
次に、電力状態信号７０がローに移行する。電力状態信号７０がローであるとき、ＲＥＦ信号及びフィードバック信号はいずれもＡＮＤゲート５１及び５２の中を通らない。これにより、ＰＦＤ内の回路が状態を変更しなくなり、それにより電力が節約される。信号７１はローであるので、トランジスタ６３及び６４は状態を変更せず、それによっても電力が節約されることに留意されたい。
【００４５】
図３に示される回路の動作のための例示的な時間は以下のとおりである。
無線部がオンに切り替わるときに、２．４ギガヘルツにおいて動作するＰＬＬがオンに切り替わるものと考える。
１）回路が起動された後にＰＬＬが安定するのにかかる時間：１００マイクロ秒。
２）トライステート信号７１がローに移行する時刻と、電力信号７０がローに移行する時刻との間の時間間隔：５マイクロ秒。
３）ＰＬＬがトライステートモードになるが、仕様内の周波数を保持することができる時間の長さ：５００ミリ秒。
【００４６】
多種多様な他の実施形態も実現可能であることに留意されたい。そのような実施形態ではそれぞれ、ＰＬＬは或る周波数にロックし、その後、トライステートになり、開ループモード（fashion）において周波数信号を与え続ける。ＰＬＬがトライステート状態にあるとき、ＰＬＬ内の構成要素のうちのいくつかの消費電力が低減され、それにより電力が節約される。
【００４７】
図４は、トライステートエッジゲーティング回路３９の細部を示す。すなわち、図４は、ライン７１上でＰＬＬトライステート信号を有効にする論理制御回路を示す。図４に示される回路は２つの入力、すなわちトライステートイネーブル信号及びＲＥＦ信号を有する。ＲＥＦ信号は、図３に示されるＡＮＤゲート５１に与えられるのと同じＲＥＦ信号である。
【００４８】
ＲＥＦ入力は第１のインバータ９１に接続され、第１のインバータの出力は第１のＡＮＤゲート９２の第１の入力に接続される。第１のＡＮＤゲート９２の第２の入力はトライステートイネーブル信号である。ＡＮＤゲート９２の出力は、フリップフロップ９３のクロック入力である。
【００４９】
フリップフロップ９３では、常時「ハイ」である信号がデータ入力に接続されている。Ｑ出力は、第２のＡＮＤゲート９４の第１の入力を与える。ＡＮＤゲート９４の第２の入力は、ＰＬＬトライステートイネーブル信号に接続され、且つインバータ９６の入力に接続される。インバータ９６の出力は、フリップフロップ９３のセット／リセット入力に接続される。第２のＡＮＤゲート９４の出力はインバータ９５に進み、インバータ９５はライン７１上に出力信号を生成する。
【００５０】
図４の回路では、ＰＬＬトライステートイネーブル信号がローであるとき、ライン９３ｆ上の信号は１であり、ＡＮＤ回路９４の出力はローである。しかしながら、インバータ９５の出力はハイである。ＰＬＬトライステートイネーブル信号がハイであるとき、クロック入力の立ち下がりエッジによって、ライン９３ｆ及びＡＮＤ回路９４の出力はハイに移行し、インバータ９５の出力はローに移行する。トライステートイネーブル信号がハイである限り、インバータ９５の出力はローのままである。トライステートイネーブルがローに移行すると、ライン９３ｆ上の信号がローにリセットされ、インバータ９５の出力がハイに移行する。
【００５１】
ＰＬＬ内の信号に対して既知の関係を有するクロックを用いることによって、使用者は、パワーダウンシーケンスが行われても、ＰＬＬが不安定にならないようにすることができる。たとえば、或る実施形態では、ＰＬＬが、基準クロックの立ち上がりエッジを用いて、内部タスクを実行することがある。基準クロックの立ち下がりエッジを用いて、パワーダウンシーケンスにクロックを供給することによって、本発明者は、内部ＰＬＬ機能が影響を及ぼされないことを保証する。
【００５２】
本発明が、その好ましい実施形態に関して図示及び説明されてきたが、本発明の範囲及び精神から逸脱することなく、多種多様な他の実施形態が実現可能であることは理解されたい。本発明の範囲は、添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００５３】
【図１Ａ】第１の実施形態のシステムの全体図である。
【図１Ｂ】無線部のオン−オフ周期を示す時系列図である。
【図１Ｃ】ＰＬＬの動作における種々の段階を示す図である。
【図２Ａ】図１に示されるＰＬＬをさらに詳細に示す図である。
【図２Ｂ】図２Ａに示される回路に関連付けられる時系列図である。
【図３】一実施形態の回路図である。
【図４】図３に示されるトライステート制御部の回路図である。
【符号の説明】
【００５４】
１０：周辺デバイス（コンピュータマウス）、１１：ワークステーション、１４、１６： 無線部、２１Ａ：周波数分周器、２１Ｃ：チャージポンプ、２１Ｄ：フィルタ、２３：電源、２４：制御ユニット、２５、２６Ａ、２６Ｂ：ゲート、３４：チャージポンプ、３５：フィルタ、３６：電圧制御発振器（ＶＣＯ）、３７：分周器、３９：トライステートエッジゲーティング、７０：電力状態信号。
【特許請求の範囲】
【請求項１】
無線部の周波数を制御する位相同期ループ（ＰＬＬ）を含むシステムを動作させる方法であって、前記無線部は短時間だけ動作し、該方法は、
前記無線部の特定の動作周期の開始時に、該ＰＬＬの周波数を安定させるために閉ループモードにおいて前記ＰＬＬを動作させること、
前記ＰＬＬの動作が安定した後に、前記ＰＬＬによって消費される電力を低減させるために前記ＰＬＬをトライステートにすること、及び
前記特定の動作周期の残りの部分の間、前記無線部に基準周波数を与えるために前記トライステートにされたＰＬＬを動作させ続けること、
を含む方法。
【請求項２】
前記ＰＬＬは、該ＰＬＬの出力周波数を制御するコンデンサを備え、前記ＰＬＬがトライステートになるときに、前記コンデンサに対して電荷が追加も除去もされない、請求項１に記載の方法。
【請求項３】
前記ＰＬＬは、チャージポンプに信号を与える位相周波数検出器（ＰＦＤ）を備え、前記ＰＬＬは、該ＰＦＤからの信号が前記チャージポンプに達するのを妨げることによってトライステートになる、請求項１に記載の方法。
【請求項４】
前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、前記方法は、前記ＰＬＬがトライステートになるときに、前記ＰＦＤへの電力を低減することを含む、請求項１に記載の方法。
【請求項５】
前記ＰＬＬは、フォワードループ内に接続される、位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ、及び電圧制御発振器（ＶＣＯ）を備え、前記ＰＬＬは、前記ＰＦＤと前記チャージポンプとの間の接続を開放することによってトライステートになる、請求項１に記載の方法。
【請求項６】
前記ＰＬＬは、フォワードループ内に接続される、位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ及び電圧制御発振器と、前記ＶＣＯと前記ＰＦＤとの間のフィードバックループ内に接続される周波数分周器とを備え、前記方法は、
前記ＰＦＤと前記チャージポンプとの間の接続を開放することによって前記ＰＬＬをトライステートにすること、及び
前記周波数分周器と前記ＰＦＤとの間の接続を開放することによって、前記ＰＬＬをトライステートにした後に、前記ＰＬＬによって消費される電力を低減すること
を含む、請求項１に記載の方法。
【請求項７】
前記ＰＬＬは、それぞれが１つの立ち上がりエッジ及び１つの立ち下がりエッジを有する複数のパルスを有する基準入力信号を有し、前記方法は、前記基準入力上のパルスの立ち下がりエッジの時刻において前記ＰＬＬをトライステートにすることを含む、請求項１に記載の方法。
【請求項８】
コンデンサを備える位相同期ループ（ＰＬＬ）を動作させる方法であって、前記コンデンサ上の電荷が、前記ＰＬＬによって与えられる出力信号の周波数を決定し、前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、該方法は、
最初に、前記ＰＬＬが特定の周波数において安定できるようにすると共に前記コンデンサ上の前記電荷が特定の値において安定できるようにするステップと、
前記コンデンサ上の前記電荷が安定した後に、前記コンデンサに対して、それ以上電荷が追加も除去されないように前記コンデンサをトライステートにするステップと、
前記コンデンサがトライステートになるときに、前記ＰＦＤによって使用される電力を低減するステップと
を含む、方法。
【請求項９】
前記ＰＬＬはチャージポンプを備え、前記方法は、前記コンデンサがトライステートになった後に、前記チャージポンプへの電力を低減することを含む、請求項８に記載の方法。
【請求項１０】
前記方法は、前記コンデンサをトライステートにするために前記コンデンサに対して電荷の追加又は除去を行うパスを開放することを含む請求項８に記載の方法。
【請求項１１】
前記ＰＬＬは、チャージポンプに信号を与え、前記ＰＬＬは、前記ＰＦＤからの信号が前記チャージポンプに達するのを妨げることによってトライステートになる、請求項８に記載の方法。
【請求項１２】
前記ＰＬＬは、それぞれが１つの立ち上がりエッジ及び１つの立ち下がりエッジを有する複数のパルスを有する基準入力信号を有し、前記方法は、前記基準入力上のパルスの立ち下がりエッジの時刻において前記ＰＬＬをトライステートにすることを含む、請求項８に記載の方法。
【請求項１３】
短時間だけ、間欠的に動作することができる無線部と、
前記無線部の周波数を制御しかつフォワードパス及びフィードバックパスを有するループ内に接続される複数のユニットを有する位相同期ループ（ＰＬＬ）と、
コンデンサ上の電荷が前記ＰＬＬの周波数を制御するコンデンサと、
前記コンデンサが安定した後に、前記コンデンサをトライステートにしかつそれにより前記コンデンサに対して電荷が追加も除去もされ得なくなる、ゲートと、
前記コンデンサがトライステートになった後に、前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートと
を備える、システム。
【請求項１４】
前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートは、前記フィードバックパスを開放し、それにより前記ループが開回路になり、前記ＰＬＬによって消費される電力が低減される、請求項１３に記載のシステム。
【請求項１５】
前記ＰＬＬは、フォワードループ内に接続される位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ及び電圧制御発振器（ＶＣＯ）を備え、前記コンデンサは前記フィルタの一部である、請求項１３に記載のシステム。
【請求項１６】
前記ＰＬＬは、前記フィードバックパス内に周波数分周器を備える、請求項１３に記載のシステム。
【請求項１７】
前記コンデンサをトライステートにするゲートは、前記ＰＦＤと前記チャージポンプとの間の接続を開放する、請求項１５に記載のシステム。
【請求項１８】
前記システムは、前記コンデンサがトライステートになった後に前記ＰＦＤ及び前記チャージポンプによって消費される電力を低減するために前記コンデンサがトライステートになった後に前記ＰＦＤへの入力を開放するゲーティング回路を備える、請求項１５に記載のシステム。
【請求項１９】
コンピュータ周辺デバイスを備え、該周辺デバイスからのデータが前記無線部によって送信される、請求項１３に記載のシステム。
【請求項２０】
前記フォワードパスは電圧制御発振器を含み、該電圧制御発振器からの出力周波数が前記コンデンサによって制御される、請求項１３に記載のシステム。
【請求項１】
無線部の周波数を制御する位相同期ループ（ＰＬＬ）を含むシステムを動作させる方法であって、前記無線部は短時間だけ動作し、該方法は、
前記無線部の特定の動作周期の開始時に、該ＰＬＬの周波数を安定させるために閉ループモードにおいて前記ＰＬＬを動作させること、
前記ＰＬＬの動作が安定した後に、前記ＰＬＬによって消費される電力を低減させるために前記ＰＬＬをトライステートにすること、及び
前記特定の動作周期の残りの部分の間、前記無線部に基準周波数を与えるために前記トライステートにされたＰＬＬを動作させ続けること、
を含む方法。
【請求項２】
前記ＰＬＬは、該ＰＬＬの出力周波数を制御するコンデンサを備え、前記ＰＬＬがトライステートになるときに、前記コンデンサに対して電荷が追加も除去もされない、請求項１に記載の方法。
【請求項３】
前記ＰＬＬは、チャージポンプに信号を与える位相周波数検出器（ＰＦＤ）を備え、前記ＰＬＬは、該ＰＦＤからの信号が前記チャージポンプに達するのを妨げることによってトライステートになる、請求項１に記載の方法。
【請求項４】
前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、前記方法は、前記ＰＬＬがトライステートになるときに、前記ＰＦＤへの電力を低減することを含む、請求項１に記載の方法。
【請求項５】
前記ＰＬＬは、フォワードループ内に接続される、位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ、及び電圧制御発振器（ＶＣＯ）を備え、前記ＰＬＬは、前記ＰＦＤと前記チャージポンプとの間の接続を開放することによってトライステートになる、請求項１に記載の方法。
【請求項６】
前記ＰＬＬは、フォワードループ内に接続される、位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ及び電圧制御発振器と、前記ＶＣＯと前記ＰＦＤとの間のフィードバックループ内に接続される周波数分周器とを備え、前記方法は、
前記ＰＦＤと前記チャージポンプとの間の接続を開放することによって前記ＰＬＬをトライステートにすること、及び
前記周波数分周器と前記ＰＦＤとの間の接続を開放することによって、前記ＰＬＬをトライステートにした後に、前記ＰＬＬによって消費される電力を低減すること
を含む、請求項１に記載の方法。
【請求項７】
前記ＰＬＬは、それぞれが１つの立ち上がりエッジ及び１つの立ち下がりエッジを有する複数のパルスを有する基準入力信号を有し、前記方法は、前記基準入力上のパルスの立ち下がりエッジの時刻において前記ＰＬＬをトライステートにすることを含む、請求項１に記載の方法。
【請求項８】
コンデンサを備える位相同期ループ（ＰＬＬ）を動作させる方法であって、前記コンデンサ上の電荷が、前記ＰＬＬによって与えられる出力信号の周波数を決定し、前記ＰＬＬは位相周波数検出器（ＰＦＤ）を備え、該方法は、
最初に、前記ＰＬＬが特定の周波数において安定できるようにすると共に前記コンデンサ上の前記電荷が特定の値において安定できるようにするステップと、
前記コンデンサ上の前記電荷が安定した後に、前記コンデンサに対して、それ以上電荷が追加も除去されないように前記コンデンサをトライステートにするステップと、
前記コンデンサがトライステートになるときに、前記ＰＦＤによって使用される電力を低減するステップと
を含む、方法。
【請求項９】
前記ＰＬＬはチャージポンプを備え、前記方法は、前記コンデンサがトライステートになった後に、前記チャージポンプへの電力を低減することを含む、請求項８に記載の方法。
【請求項１０】
前記方法は、前記コンデンサをトライステートにするために前記コンデンサに対して電荷の追加又は除去を行うパスを開放することを含む請求項８に記載の方法。
【請求項１１】
前記ＰＬＬは、チャージポンプに信号を与え、前記ＰＬＬは、前記ＰＦＤからの信号が前記チャージポンプに達するのを妨げることによってトライステートになる、請求項８に記載の方法。
【請求項１２】
前記ＰＬＬは、それぞれが１つの立ち上がりエッジ及び１つの立ち下がりエッジを有する複数のパルスを有する基準入力信号を有し、前記方法は、前記基準入力上のパルスの立ち下がりエッジの時刻において前記ＰＬＬをトライステートにすることを含む、請求項８に記載の方法。
【請求項１３】
短時間だけ、間欠的に動作することができる無線部と、
前記無線部の周波数を制御しかつフォワードパス及びフィードバックパスを有するループ内に接続される複数のユニットを有する位相同期ループ（ＰＬＬ）と、
コンデンサ上の電荷が前記ＰＬＬの周波数を制御するコンデンサと、
前記コンデンサが安定した後に、前記コンデンサをトライステートにしかつそれにより前記コンデンサに対して電荷が追加も除去もされ得なくなる、ゲートと、
前記コンデンサがトライステートになった後に、前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートと
を備える、システム。
【請求項１４】
前記ＰＬＬ内の前記複数のユニットによって消費される電力を低減するゲートは、前記フィードバックパスを開放し、それにより前記ループが開回路になり、前記ＰＬＬによって消費される電力が低減される、請求項１３に記載のシステム。
【請求項１５】
前記ＰＬＬは、フォワードループ内に接続される位相周波数検出器（ＰＦＤ）、チャージポンプ、フィルタ及び電圧制御発振器（ＶＣＯ）を備え、前記コンデンサは前記フィルタの一部である、請求項１３に記載のシステム。
【請求項１６】
前記ＰＬＬは、前記フィードバックパス内に周波数分周器を備える、請求項１３に記載のシステム。
【請求項１７】
前記コンデンサをトライステートにするゲートは、前記ＰＦＤと前記チャージポンプとの間の接続を開放する、請求項１５に記載のシステム。
【請求項１８】
前記システムは、前記コンデンサがトライステートになった後に前記ＰＦＤ及び前記チャージポンプによって消費される電力を低減するために前記コンデンサがトライステートになった後に前記ＰＦＤへの入力を開放するゲーティング回路を備える、請求項１５に記載のシステム。
【請求項１９】
コンピュータ周辺デバイスを備え、該周辺デバイスからのデータが前記無線部によって送信される、請求項１３に記載のシステム。
【請求項２０】
前記フォワードパスは電圧制御発振器を含み、該電圧制御発振器からの出力周波数が前記コンデンサによって制御される、請求項１３に記載のシステム。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【公表番号】特表２００９−５１０８３４（Ｐ２００９−５１０８３４Ａ）
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−５３２２８３（Ｐ２００８−５３２２８３）
【出願日】平成１８年９月１２日（２００６．９．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３５７７８
【国際公開番号】ＷＯ２００７／０３７９９１
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１８年９月１２日（２００６．９．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３５７７８
【国際公開番号】ＷＯ２００７／０３７９９１
【国際公開日】平成１９年４月５日（２００７．４．５）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
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