【課題】低ノイズと低消費電力を両立できるアナログ回路、電子機器等の提供。
【解決手段】アナログ回路３００は、増幅対象信号の周波数が第１の周波数である第１型のオペアンプＯＰ１を有する第１の回路３１０と、増幅対象信号の周波数が前記第１の周波数よりも低い第２の周波数である第２型のオペアンプＯＰ２を有する第２の回路３２０を含む。第１型のオペアンプＯＰ１の差動部の差動段トランジスタのチャネル幅をＷ１ａとし、チャネル長をＬ１ａとし、差動部に流れるバイアス電流をＩａとし、第２型のオペアンプＯＰ２の差動部の差動段トランジスタのチャネル幅をＷ１ｂとし、チャネル長をＬ１ｂとし、差動部に流れるバイアス電流をＩｂとした場合に、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂとなる。 （もっと読む）

【課題】ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、利得切り替え時に発生するＤＣオフセット成分が発生する頻度を下げる。
【解決手段】ベースバンドアンプ（可変利得増幅器）３０６は、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される。可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各アンプの利得切り替え制御を行う。かつ、可変利得増幅器の複数段のアンプのうち最小の可変範囲を最小単位利得きざみで担当するアンプの可変範囲を、ヒステリシスを持たせない場合に必要となる可変範囲より拡張する。これにより、前記複数段のアンプにより、ヒステリシスを持たせた場合にもヒステリシスを持たせない場合と同じトータル可変範囲を最小単位利得きざみで得る。
【選択図】図１５−Ｂ
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【課題】有効動作範囲が広く、位相補償用の容量の小容量化、貫通電流の抑制を実現できる増幅回路を得る。
【解決手段】入力増幅段32と、Ｐ型ＭＯＳトランジスタ36及びＮ型ＭＯＳトランジスタ38がプッシュプル回路として動作する出力段34を備えた増幅回路30に、入力端が増幅回路30の出力端と接続され、出力端が第１の位相補償容量52を介してＰ型ＭＯＳトランジスタ36のゲート電極に接続されると共に、第２の位相補償容量54を介してＮ型ＭＯＳトランジスタ38のゲート電極に接続された第１の電圧バッファ40と、入力端が増幅回路30の出力端と接続され、出力端が第３の位相補償容量56を介してＰ型ＭＯＳトランジスタ36のゲート電極に接続されると共に、第４の位相補償容量58を介してＮ型ＭＯＳトランジスタ38のゲート電極に接続された第２の電圧バッファ46を付加する。 （もっと読む）

【課題】入力信号の振幅、周波数に関わらず歪みの抑制された信号を出力し、かつ消費電力を低減した増幅装置を提供する。
【解決手段】入力端子ＩＮ１から入力信号Ｓ１が与えられ、増幅して出力する増幅器１と、前記増幅器の出力端子ＯＵＴと入力端子ＩＮ１との間に、抵抗素子及び容量の少なくともいずれか一方１０が接続されたフィードバックループと、制御信号ＣＳに基づいて電流値を調整し、増幅器１へ動作電流を供給する可変電流部２と、入力信号Ｓ１が与えられ、入力信号Ｓ１のスルーレートに応じた値を有する時間差分信号Ｓ２を生成して出力する信号解析部３と、時間差分信号Ｓ２が与えられ、時間差分信号Ｓ２に基づいて制御信号ＣＳを生成して出力する制御部４と、を備える。 （もっと読む）

【課題】本発明の離散時間型増幅回路及びＡＤ変換器において、回路の簡素化及び消費電流の削減を図るとともに、増幅回路の過渡応答状態から定常状態への収束性の改善を図り、出力コモンモード電圧の変動に起因するノイズと歪み量を改善することを目的とする。
【解決手段】本発明の離散時間型増幅回路及びＡＤ変換器は、ダブルサンプリングタイミング（１／２周期毎に回路を動作）で動作する場合に、各サンプリング毎に出力コモンモード電圧を検出してフィードバックできるスイッチト・キャパシタ型のコモンモードフィードバック（ＣＭＦＢ）回路を設けている。 （もっと読む）

【課題】低電圧動作、低消費化に有利な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置１は、ＣＭＯＳオペアンプ１３が基本回路として備えるＣＭＯＳ回路の回路構成とバイアス電圧設定回路１４が備えるＣＭＯＳ回路１４２の回路構成とを同一にすることにより、ＣＭＯＳオペアンプに最適なバイアス電圧を供給することが可能となる。 （もっと読む）

【課題】増幅器において所望の度合いのクリップを検出可能とする。
【解決手段】増幅器１００は差動出力オペアンプ１０を含んでいる。増幅器１００の正負入力信号端子と、差動出力オペアンプ１０の正負入力端子Vin+,Vin-との間にはそれぞれ抵抗R1が接続され、増幅器１００の負正出力信号端子と差動出力オペアンプ１０の正負入力端子Vin+,Vin-との間にはそれぞれ抵抗R2が接続される。コンパレータ２１ａ,２１ｂを備えた比較回路２０は、差動出力オペアンプ１０の正入力端子Vin+の電圧V1および負入力端子Vin-の電圧V2のいずれかが検出レベル設定回路２３が出力する比較用の電圧Vcmpを超えた場合に真信号を出力する。 （もっと読む）

【課題】出力ノイズを低減するために低耐圧トランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる演算増幅器を得る。
【解決手段】スリープ時に、演算増幅器１の非反転入力端及び反転入力端における外部との接続を遮断し、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ７，Ｍ８の各ゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ２及びＭ３の各ソースと各サブストレートゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースをそれぞれ接地電圧ＧＮＤに接続してＮＭＯＳトランジスタＭ７及びＭ８の各ドレインをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ１１のドレインを電源電圧ＶＤＤに接続するようにした。 （もっと読む）

【課題】抵抗ばらつきに起因する差動増幅回路のオフセット電圧自体を補正することができる差動増幅回路およびその製造方法を提供する。
【解決手段】第１入力端子１１と第２入力端子１２とを同電位（Ｖｉｎ１＝Ｖｉｎ２）とし、同電位とされた第１入力端子１１および第２入力端子１２の各電位Ｖｉｎ１、Ｖｉｎ２を基準電位Ｖｒｅｆとは異なる電位とした状態で、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが実質的に等しくなるように、第１抵抗１〜第４抵抗４のうちいずれかの抵抗値を調整する。 （もっと読む）

【課題】ピークホールド回路を提供する。
【解決手段】入力端子１０２は、ＣＭＯＳインバータ１０３の入力端子に接続されている。ＣＭＯＳインバータ１０３の出力端子は、ＮＭＯＳ１０７のゲートに接続されている。ＮＭＯＳ１０７のソースは接地され、ドレインは抵抗１０６の一端、コンデンサ１０８の一端、ＣＭＯＳインバータ１０５の入力端子、および出力端子１０９に接続されている。抵抗１０６の他端は、図示されていない駆動電源に接続されている。コンデンサ１０８の他端は、接地されている。ＮＭＯＳ１０７は、電圧Ｖinと電圧Ｖoutに依存してオン、オフが制御される。本発明はピークホールド回路に適用できる。 （もっと読む）

【課題】交流ノイズの増幅を回避して入力信号のみを増幅し、騒音や振動の激しい箇所に設置されても高品位な増幅を維持できるノイズ除去装置を提供する。
【解決手段】ノイズ除去装置１Ａは平衡入力回路１を備える。平衡入力回路１の入力系統のうちの一方の系統を信号増幅系統１５に、他方の系統をノイズ検出系統１６に、信号増幅系統１５及びノイズ検出系統１６からの入力を比較し増幅させる系統として演算増幅器２を「ノイズ除去系統」にそれぞれ形成する。ノイズ検出系統１６のノイズ検出系統１６は信号線６が第1の接続部１１においてグラウンド１２に接続し、信号増幅系統１５からグラウンド１２に混入したグラウンドノイズをノイズ分として検出する。 （もっと読む）

【課題】 差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力することができる簡易な回路構成の差動増幅回路を提供すること。
【解決手段】 差動増幅回路１は、差動入力電圧が入力される第１差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ１、Ｎ２のドレイン端子間Ｘ１、Ｘ２と接続する抵抗素子Ｒａと、ドレイン端子Ｘ１、Ｘ２が、入力端子に接続されるオペアンプＯＰと、オペアンプＯＰの出力電圧および基準電圧が入力される第２差動対をなすＮＭＯＳトランジスタＮ３、Ｎ４とを備えている。第１差動対のドレイン端子および第２差動対のドレイン端子はそれぞれ接続されている。 （もっと読む）

【課題】大きいＧＢ積を得ることができる演算増幅器を提供する。
【解決手段】増幅段２０は、カレントミラー回路１２と差動対１１との一方の接続点がゲートに接続される第１のＰＭＯＳトランジスタＭ６と、カレントミラー回路１２と差動対１１と他方の接続点がゲートに接続されるＰＭＯＳトランジスタＭ８と、ＰＭＯＳトランジスタＭ６を駆動させる電流源２１と、ＰＭＯＳトランジスタＭ６と電流源２１との接続点がゲートに接続されるＮＭＯＳトランジスタＭ９とを有し、ＮＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ８とでプッシュプル出力段を構成する。 （もっと読む）

【課題】増幅器において所望の度合いのクリップを検出可能とする。
【解決手段】増幅器１００は差動出力オペアンプ１０を含んでいる。増幅器１００の正負入力信号端子と、差動出力オペアンプ１０の正負入力端子との間にはそれぞれ抵抗R1が接続され、増幅器１００の負正出力信号端子と差動出力オペアンプ１０の正負入力端子との間にはそれぞれ抵抗R2が接続される。オフセット設定機能付コンパレータ２１を備えた比較回路２０は、差動出力オペアンプ１０の正入力端子Vin+の電圧V1と負入力端子Vin-の電圧V2との差がオフセット電圧Vofs以上になった場合に真信号を出力する。オフセット電圧Vofsは、外部から任意の値を設定できるものとする。 （もっと読む）

【課題】 同相入力範囲を越える入力信号が与えられる状況でも、差動増幅を行わない異常な動作状態に陥るのを防止することができる差動増幅器を提供する。
【解決手段】 差動増幅器１００において、入力信号ＩＰおよびＩＮは、差動トランジスタペアを構成する電界効果トランジスタ１１１および１１２の各ゲートに与えられる。そして、このＰチャネル電界効果トランジスタ１１１および１１２の各ドレイン電圧に基づいて、差動増幅結果である出力信号ＯＰおよびＯＮが生成される。初期化制御部１７０は、差動増幅器１００の起動時に、Ｐチャネル電解効果トランジスタ１７１および１７２を所定時間に亙ってＯＮ状態とし、Ｐチャネル電界効果トランジスタ１１１および１１２の各々と並列な第１および第２の電流路を形成する。 （もっと読む）

【課題】 入力端子の電圧によらず、オフセットをキャンセルすることができる電流補償回路を備えた半導体装置を提供する。
【解決手段】 第１の差動増幅器の出力端子に発生するオフセット電圧をキャンセルするため、電圧源を非反転入力端子に接続し、出力端子をトランジスタのベースに接続する第２の差動増幅器と、トランジスタのエミッタあるいはコレクタとＧＮＤとの間に接続された第３の抵抗と、第２の差動増幅器の反転入力端子とエミッタあるいはコレクタと第３の抵抗の接続点との間に接続された第４の抵抗と、エミッタあるいはコレクタと第１の差動増幅器の非反転入力端子との間に接続された第５の抵抗とを備える。 （もっと読む）

【課題】演算増幅回路を低消費電力化する。
【解決手段】本発明に係わるレベルシフト回路は、第１および第２の基準電圧生成回路と、第１のキャパシタと、第１のキャパシタと第１および第２の基準電圧生成回路との間に設けられた複数の第１のスイッチと、一端および他端が増幅回路に接続された第２のキャパシタと、第１のキャパシタと第２のキャパシタとの間に設けられた複数の第２のスイッチと、第３のキャパシタと、第３のキャパシタと第１および第２の基準電圧生成回路との間に設けられた複数の第３のスイッチと、一端および他端が増幅回路に接続された第４のキャパシタと、第３のキャパシタと第４のキャパシタとの間に設けられた複数の第４のスイッチと、複数の第１のスイッチと複数の第２のスイッチとを交互にオン・オフするように制御し、複数の第３のスイッチと複数の第４のスイッチとを交互にオン・オフするように制御するスイッチ制御部と、を有する。 （もっと読む）

【課題】 電源電圧ＶＤＤが低い状態においても、正確に入力電圧の比較を行うことができるコンパレータを提供する。
【解決手段】 差動増幅回路１０の後段のソース接地増幅回路２０Ａにおいて、差動増幅回路１０の出力信号Ｖ２がゲートに与えられるＮチャネル電界効果トランジスタ２１と、その定電流負荷としてのＰチャネル電界効果トランジスタ２２との間にはＰチャネル電界効果トランジスタ２３が介挿されている。Ｐチャネル電界効果トランジスタ２３のゲートには、電圧Ｂ＝ＶＤＤ／２が与えられる。Ｐチャネル電界効果トランジスタ２３は、電源電圧ＶＤＤが低い状態において、差動増幅回路１０に対する入力電圧ＶｒｅｆおよびＶｉｎが一致したときに、Ｐチャネル電界効果トランジスタ２２の動作点を差動増幅回路１０のＰチャネル電界効果トランジスタ１３の動作点に近づける。 （もっと読む）

【課題】ゲイン誤差やＤＣオフセット電圧が生じ難く、微細化・低消費電力化に適した増幅回路を提供することを目的とする。
【解決手段】入力端子２と出力端子３との間に、第１の抵抗４と第２の抵抗５が直列接続されている。ＶＲＥＦＬ端子６とＶＲＥＦＨ端子７との間に、第３の抵抗８と第４の抵抗９が直列接続されている。第１の抵抗４と第２の抵抗５の抵抗値の比は、第３の抵抗と第４の抵抗９の抵抗値の比は同じである。オペアンプ１０の第１差動入力端子（−）に第１の抵抗４と第２の抵抗５との接続点の電圧が印加され、第２差動入力端子（＋）に第３の抵抗８と第４の抵抗９との接続点の電圧、またはＶＲＥＦＨのいずれかが選択的に印加される。オペアンプ１０の出力は出力端子３を介して出力されるとともに、第２の抵抗５を帰還抵抗として第１差動入力端子に印加される。 （もっと読む）

【課題】Ｓ／Ｎ比を改善させることができるとともに、スイッチ素子がオンしている間、スルーレートの高速化を可能としたオペアンプを提供する。
【解決手段】反転端子１、非反転端子２、正電源端子３、負電源端子４及び出力端子５を備え、前記出力端子と前記反転端子との間にフィードバック回路Ｒ２を備えたオペアンプであって、２つの位相補正端子６，７とを設け、第一の位相補正端子と第二の位相補正端子との間にコンデンサＣｃと抵抗Ｒｃとの直列回路を接続し、この直列回路を構成するコンデンサと抵抗との接続点に前記コンデンサより容量が大きい第二のコンデンサＣＬの一端を接続し、このコンデンサの他端に入力信号の立ち上がりと同期する信号によりスイッチ制御されるスイッチ素子Ｑ１の一端を接続し、このスイッチ素子の他端に正電源＋ＶＳを接続する。 （もっと読む）