ピークホールド回路、オペアンプ
【課題】ピークホールド回路を提供する。
【解決手段】入力端子１０２は、ＣＭＯＳインバータ１０３の入力端子に接続されている。ＣＭＯＳインバータ１０３の出力端子は、ＮＭＯＳ１０７のゲートに接続されている。ＮＭＯＳ１０７のソースは接地され、ドレインは抵抗１０６の一端、コンデンサ１０８の一端、ＣＭＯＳインバータ１０５の入力端子、および出力端子１０９に接続されている。抵抗１０６の他端は、図示されていない駆動電源に接続されている。コンデンサ１０８の他端は、接地されている。ＮＭＯＳ１０７は、電圧Ｖinと電圧Ｖoutに依存してオン、オフが制御される。本発明はピークホールド回路に適用できる。
【解決手段】入力端子１０２は、ＣＭＯＳインバータ１０３の入力端子に接続されている。ＣＭＯＳインバータ１０３の出力端子は、ＮＭＯＳ１０７のゲートに接続されている。ＮＭＯＳ１０７のソースは接地され、ドレインは抵抗１０６の一端、コンデンサ１０８の一端、ＣＭＯＳインバータ１０５の入力端子、および出力端子１０９に接続されている。抵抗１０６の他端は、図示されていない駆動電源に接続されている。コンデンサ１０８の他端は、接地されている。ＮＭＯＳ１０７は、電圧Ｖinと電圧Ｖoutに依存してオン、オフが制御される。本発明はピークホールド回路に適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はピークホールド回路、オペアンプに関し、特に、低電圧での駆動に有利なピークホールド回路、オペアンプに関する。
【背景技術】
【０００２】
図１は、ゲインコントロールアンプの一例の構成を示す図である。ゲインコントロールアンプは、信号を一定に保つために用いられる。ゲインコントロールアンプは、ゲインコントロール部１１とレベル検出部１２を含む構成とされる。ゲインコントロール部１１は、入力された信号のレベルが、予め設定されている信号のレベルになるように制御する。その制御は、レベル検出部１２からの指示による。
【０００３】
ゲインコントロール部１１からの出力は、図示していない他の部分に出力されるとともに、レベル検出部１２に供給される。レベル検出部１２は、予め設定されている信号のレベルと、供給された信号のレベルを比較し、供給された信号のレベルが、設定されている信号のレベルになるように、入力信号が弱い場合には感度を上げるように指示を出し、入力信号が強い場合には感度を下げるように指示を出す。
【０００４】
このようなゲインコントロールアンプのレベル検出部１２には、ピークホールド回路と称される回路が含まれている。ピークホールド回路は、入力された信号の最大値を保持する回路である。
【０００５】
このピークホールド回路には、オペアンプが含まれている。オペアンプは、BJT（Bipolar Junction Transistor）やMOS（Metal Oxide Semiconductor）などの半導体素子により構成される。オペアンプの回路構成は、オペアンプを構成する半導体素子がBJTまたはMOSのいずれであっても、ほぼ同一である。
【０００６】
図２は、ＭＯＳで構成される従来のオペアンプの一例の構成を示す回路図である（例えば、特許文献１参照）。図２において、オペアンプ２１は、引き算回路２２、出力増幅回路２３、反転入力端子２４、非反転入力端子２５、および出力端子２６から構成される。
【０００７】
引き算回路２２は、ＰＭＯＳ（Positive Metal Oxide Semiconductor）３１，３２、ＮＭＯＳ（Negative Metal Oxide Semiconductor）３３，３４、並びに定電流源３５から構成される。引き算回路２２では、ＰＭＯＳ３１のゲートが反転入力端子２４に接続され、ＰＭＯＳ３２のゲートが非反転入力端子２５に接続されている。また、ＰＭＯＳ３１のソースおよびＰＭＯＳ３２のソースは、定電流源３５の一端に接続されており、定電流源３５の他端は、駆動電圧Ｅ1を供給する図示しない電源に接続されている。
【０００８】
また、引き算回路２２では、ＰＭＯＳ３１のドレインとＮＭＯＳ３３のドレインとが接続され、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとが接続されており、ＮＭＯＳ３３およびＮＭＯＳ３４のソースがそれぞれ接地されている。また、ＮＭＯＳ３３のゲートとＮＭＯＳ３４のゲートとが接続されており、ＮＭＯＳ３３のゲートとＮＭＯＳ３４のゲートとの接続点と、ＰＭＯＳ３１のドレインとＮＭＯＳ３３のドレインとの接続点とが接続されている。また、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとの接続点が、出力増幅回路２３に接続されている。
【０００９】
出力増幅回路２３は、ＮＭＯＳ４１、コンデンサ４２、および定電流源４３から構成される。出力増幅回路２３では、ＮＭＯＳ４１のゲートとコンデンサ４２の一端とが接続されており、ＮＭＯＳ４１のゲートとコンデンサ４２の一端との接続点が、引き算回路２２のＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとの接続点に接続されている。また、ＮＭＯＳ４１のソースは接地されており、ＮＭＯＳ４１のドレインは、コンデンサ４２の他端と、定電流源４３の一端と、出力端子２６とに接続されている。定電流源４３の他端は、駆動電圧Ｅ1を供給する図示しない電源に接続されている。
【００１０】
オペアンプ２１では、第１の入力電圧が反転入力端子２４に入力されるとともに、第２の入力電圧が非反転入力端子２５に入力され、第２の入力電圧から第１の入力電圧を減算した電圧が、引き算回路２２から出力増幅回路２３に供給される。そして、引き算回路２２から供給された電圧を出力増幅回路２３が増幅し、出力増幅回路２３により増幅された電圧が、出力電圧として出力端子２６から出力される。
【００１１】
このように構成されているオペアンプ２１は、一般にバートンアンプと呼ばれ、バイポーラプロセスやＭＯＳプロセスにおいて一般的に使用されている。
【００１２】
ここで、定電流源３５も半導体素子により構成されており、オペアンプ２１の引き算回路２２は、３段の半導体素子が積み重ね（Stuck）られた構成となっている。即ち、引き算回路２２は、図２に示すように、定電流源３５に供給される駆動電圧Ｅ1からグランドレベルまでの間に、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４が、直列的に接続された構成とされている。
【００１３】
従って、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４のそれぞれに供給される電圧は、駆動電圧Ｅ1よりも低くなる。これにより、定電流源３５、ＰＭＯＳ３１またはＰＭＯＳ３２、ＮＭＯＳ３３またはＮＭＯＳ３４のそれぞれを駆動させるためには、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ1とする必要がある。
【００１４】
このように、定電流源３５、ＰＭＯＳ３１またはＰＭＯＳ３２、ＮＭＯＳ３３またはＮＭＯＳ３４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ1とする必要があるため、引き算回路２２、ひいてはオペアンプ２１は、低電圧での駆動には不向きであった。
【特許文献１】特開平４−１８５００５
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記したように、引き算回路２２は、３段の半導体素子が積み重ねられた、差動入力構造とされているため、低電圧で駆動させることが困難である。近年、例えば、携帯電話機など、駆動電圧を低く抑えたい機器で、上記したオペアンプ２１を組み込みたいという要望がある。
【００１６】
しかしながら、駆動電圧を低く抑えたい機器に、低電圧で駆動させることが困難なオペアンプ２１を組み込むことは困難である。さらに、オペアンプ２１を含むレベル検出部１２やレベル検出部１２を含むゲインコントロールアンプを、低電圧を低く抑えたい機器に組み込むことも困難である。
【００１７】
また、上記した引き算回路２２は、３段の半導体素子が積み重ねられた、差動入力構造とされているため、周波数特性が悪いため、ＲＦ（radio frequency）帯域で使用するのは困難であった。
【００１８】
また、回路のＮＦ（Noise Figure：雑音指数）を良くするために、初段の差動入力部のトランジスタのサイズを大きくしなくてはならないという制限があり、このために周波数特性が悪化してしまう。また、回路のＮＦを良くするために、初段の差動入力部のトランジスタのバイアス電流を大きくしなくてはならないという制限があり、このために消費電力が増加してしまう。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、低電圧での駆動に有利であり、ＮＦを良くすることができるようなオペアンプやピークホールド回路を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の一側面のピークホールド回路は、入力端子に入力された電圧を反転して出力端子から出力する第１乃至第３の半導体素子を含むピークホールド回路であって、前記第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、前記第１の半導体素子の出力端子に、前記第２の半導体素子の入力端子と、前記第３の半導体素子の出力端子が接続され、前記第２の半導体素子の出力端子に、前記第１の半導体素子乃至第３の半導体素子とは異なる構成とされている第４の半導体素子のゲートが接続され、第４の半導体素子のドレインに、抵抗の一端、コンデンサの一端、前記第３の半導体素子の入力端子、および外部に信号を出力する出力端子が接続されている。
【００２１】
前記第１の半導体素子乃至第３の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）であるようにすることができる。
【００２２】
前記第４の半導体素子は、ＮＭＯＳまたはＰＭＯＳであるようにすることができる。
【００２３】
前記第１の半導体素子乃至第３の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされるようにすることができる。
【００２４】
本発明の一側面のピークホールド回路においては、３個のＣＭＯＳインバータと、ＮＭＯＳまたはＰＭＯＳ、抵抗、コンデンサを少なくとも含む構成され、ＮＭＯＳまたはＰＭＯＳは、スイッチの役割を果たすように構成される。
【００２５】
本発明の一側面のオペアンプは、入力端子に入力された電圧を反転して出力端子から出力する半導体素子を複数備えるオペアンプであって、第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、前記第１の半導体素子の出力端子に、第２の半導体素子の入力端子が接続され、前記第２の半導体素子の出力端子に、第３の半導体素子の入力端子が接続され、前記第３の半導体素子の出力端子に、第４の半導体素子の入力端子と、外部に信号を出力する出力端子が接続され、前記第４の半導体素子の出力端子に、前記第１の半導体素子の出力端子と、前記第２の半導体素子の入力端子が接続されている。
【００２６】
前記第１の半導体素子乃至第４の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）であるようにすることができる。
【００２７】
前記第１の半導体素子乃至第４の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされるようにすることができる。
【００２８】
コンダクタンスがそれぞれ異なる前記第１の半導体素子乃至第４の半導体素子で構成され、前記第１の半導体素子のコンダクタンスと前記第４の半導体素子のコンダクタンスとの比で、ゲインが決定されるようにすることができる。
【００２９】
本発明の一側面のオペアンプにおいては、４個のＣＭＯＳインバータを少なくとも含む構成とされ、第１のＣＭＯＳインバータ乃至第３のＣＭＯＳインバータは、直列に接続され、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとの間に、第４からのＣＭＯＳインバータからの信号が帰還される構成とされている。
【発明の効果】
【００３０】
本発明の一側面によれば、低電圧での駆動に有利な回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３２】
図３は、本発明を適用したオペアンプ（operational amplifier）の一実施の形態の構成を示す図である。図３に示したオペアンプ６１は、入力端子６２、ＣＭＯＳ（complementary mental-oxide semiconductor）インバータ６３、ＣＭＯＳインバータ６４、ＣＭＯＳインバータ６５、ＣＭＯＳインバータ６６、および、出力端子６７を含む構成である。
【００３３】
ＣＭＯＳインバータ６３、ＣＭＯＳインバータ６４、ＣＭＯＳインバータ６５、およびＣＭＯＳインバータ６６は、それぞれ回路構成が同一であるとして説明を続ける。また、これらのＣＭＯＳインバータ６３乃至６６は、それぞれ入力された信号を反転して出力するインバータとしての機能を有する。
【００３４】
入力端子６２は、ＣＭＯＳインバータ６３の入力端子に接続されている。ＣＭＯＳインバータ６３の出力端子は、ＣＭＯＳインバータ６４の入力端子に接続されている。ＣＭＯＳインバータ６４の出力端子は、ＣＭＯＳインバータ６５の入力端子に接続されている。ＣＭＯＳインバータ６５の出力端子は、ＣＭＯＳインバータ６６の入力端子と出力端子６７に接続されている。ＣＭＯＳインバータ６６の出力端子は、ＣＭＯＳインバータ６３の出力端子とＣＭＯＳインバータ６４の入力端子を結ぶ線に接続されている。
【００３５】
ここで、図４を参照し、ＣＭＯＳインバータ６３乃至６６の回路構成について説明する。上記したように、ＣＭＯＳインバータ６３乃至６６は、それぞれ同一の回路構成であるので、ここでは、ＣＭＯＳインバータ６３を例に挙げて説明する。
【００３６】
ＣＭＯＳインバータ６３は、ＰＭＯＳ（Positive Metal Oxide Semiconductor）８１とＮＭＯＳ（Negative Metal Oxide Semiconductor）８２から構成される。ＣＭＯＳインバータ６３の入力端子には、ＰＭＯＳ８１のゲートとＮＭＯＳ８２のゲートとが接続されており、ＰＭＯＳ８１のソースは、駆動電圧Ｅ２を供給する図示しない電源に接続され、ＮＭＯＳ８２のソースは、接地される。また、ＰＭＯＳ８１のドレインとＮＭＯＳ８２のドレインとが、ＣＭＯＳインバータ６３の出力端子に接続されている。
【００３７】
また、ＣＭＯＳインバータ６３は、入力端子に入力される電圧に応じ、出力端子から出力される電流を制御するので、ＣＭＯＳインバータ６３の入力端子に供給される電圧をＶとし、ＣＭＯＳインバータ６３の出力端子から出力される（図４に示されている矢印の方向に流れる）電流をIとすると、電圧Ｖと電流Ｉとは、次式に示す関係を有する。
【数１】
【００３８】
ここで、ｇｍはコンダクタンスを表し、コンダクタンスｇmは、ＣＭＯＳインバータ６３が、電圧Ｖに応じて電流Iを制御する能力（即ち、電圧-電流変換能力）を示す値である。上述したように、ＣＭＯＳインバータ６３乃至６６の回路構成は、いずれも同一であるので、ＣＭＯＳインバータ６３乃至６６のそれぞれのコンダクタンスｇmも同一の値である。
【００３９】
次に、図３に示したオペアンプ６１において、入力端子６２に入力される電圧Ｖinと、出力端子６７から出力される電圧Ｖoutについて説明する。以下の説明において、図３に示したオペアンプ６１内の接続点などを、以下のように定義する。
【００４０】
入力端子６２に入力される電圧を、電圧Ｖin
出力端子６７から出力される電圧を、電圧Ｖout
ＣＭＯＳインバータ６３の出力端子、ＣＭＯＳインバータ６４の入力端子、およびＣＭＯＳインバータ６６の出力端子との接続点を、接続点ｅ
接続点eにおける電圧を、電圧Ｖe
ＣＭＯＳインバータ６４に出力端子とＣＭＯＳインバータ６５の入力端子との接続点における電圧を、電圧Ｖ１
ＣＭＯＳインバータ６３を流れる電流（接続点ｅに入力される電流）を、電流ｉin
ＣＭＯＳインバータ６６を流れる電流（接続点ｅに入力される電流）を、電流ｉ2
【００４１】
このように定義したとき、まず電流ｉinは、以下のように表せる。すなわち、ＣＭＯＳインバータ６３の入力端子には、入力端子６２から電圧Ｖinが入力され、上述した式（１）の関係を満たすことから、ＣＭＯＳインバータ６３の出力端子から出力される電流ｉinは、次式（２）で表される。
【数２】
【００４２】
また、ＣＭＯＳインバータ６６の入力端子には、出力端子６７から出力される電圧Ｖoutと等しい電圧が入力される。従って、この場合も、ＣＭＯＳインバータ６６は、上述した式（１）の関係を満たすことから、ＣＭＯＳインバータ６６の出力端子から出力される電流ｉ2は、次式（３）で表される。
【数３】
【００４３】
ところで、ＣＭＯＳインバータ６３乃至６６のそれぞれは、入力端子に入力される電圧に応じた電流を出力端子から出力する定電流源と、一端が出力端子に接続され、他端が接地されている抵抗（以下、適宜、ドレイン抵抗という）からなる等価回路として考えることができる。
【００４４】
よって、接続点ｅは、ＣＭＯＳインバータ６３の出力端子に接続されているとみなされるドレイン抵抗と、ＣＭＯＳインバータ６６の出力端子に接続されているとみなされるドレイン抵抗とが並列に接続された回路を介して、接地されているとみなすことができる。従って、ＣＭＯＳインバータ６３乃至６６のそれぞれのドレイン抵抗の抵抗値をＲｄとすると、接続点ｅは抵抗値Ｒｅ（Ｒｅ＝Ｒｄ／２）の抵抗を介して接地されているとみなすことができる。
【００４５】
また、ＣＭＯＳインバータ６３乃至６６の、それぞれの入力インピーダンスは非常に高いものであり、接続点ｅに接続されているＣＭＯＳインバータ６４の入力端子には電流が流れ込むことはないものとすると、ＣＭＯＳインバータ６３の出力端子から出力される電流ｉin、およびＣＭＯＳインバータ６６の出力端子から出力される電流ｉ2は、接続点ｅに接続されているとみなされる抵抗値Ｒｅの抵抗を介して、グランドレベルに流れるとみなすことができる。このことより、接続点ｅの電圧Ｖｅは、次式（４）で表される。
【数４】
【００４６】
式（４）に、式（２）で表される電流ｉinと、式（３）で表される電流ｉ2を代入し、変形すると、次式（５）となる。
【数５】
【００４７】
次に、電圧Ｖ１について考慮する。電圧Ｖ１は、ＣＭＯＳインバータ６４を流れる電流（ここでは、電流ｉ１とする）と、ＣＭＯＳインバータ６４の抵抗により求めることができる。ＣＭＯＳインバータ６４の抵抗は、上記したように抵抗値Ｒｄで表すことができるので、電圧Ｖ１は、次式（６）で表される。
【数６】
【００４８】
また同様に、電圧Ｖoutは、ＣＭＯＳインバータ６５を流れる電流と、ＣＭＯＳインバータ６５の抵抗により求めることができる。よって、電圧Ｖoutは、次式（７）で表される。
【数７】
【００４９】
式（７）に式（６）を代入することで、次式（８）を得ることができる。
【数８】
【００５０】
式（８）に、式（４）で求められる電圧Ｖeを代入し、まとめることで、次式（９）を得ることができる。
【数９】
【００５１】
式（９）を変形するとで、次式（１０）を得ることができる。
【数１０】
【００５２】
さらに、式（１０）を変形することで、次式（１１）を得ることができる。
【数１１】
【００５３】
ここで、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであり、抵抗値Ｒｄの３乗の値は、１に比べて非常に大きな値となる。よって、式（１１）において、抵抗値Ｒdの３乗を含む項の値は１よりも非常に大きな値になるため、分母の“１”という数値は無視できることになる。その結果、分母と分子は、同じ値と考えられる数値となる。このようなことを考慮すると、式（１１）に示したように、電圧Ｖinと電圧Ｖoutの比、すなわちゲインは、−１と近似することができる。マイナスは、入力された電圧Ｖinと出力される電圧Ｖoutは、位相が反転していることを意味する。
【００５４】
このようにして伝達関数が求められることにより、図３に示したオペアンプ６１は、２端子の反転アンプとして用いることが可能であることがわかる。
【００５５】
また、図３を再度参照するに、接続点ｅでは、ＣＭＯＳインバータ６３からの信号とＣＭＯＳインバータ６６からの信号が入力され、それらの信号が加算されることになる。このＣＭＯＳインバータ６６からの帰還される信号は、逆位相の信号である。よって、オペアンプ６１は、この接続点ｅで発生する電流がつりあうように動作することになる。このことを換言するならば、バイアス点がつりあうに動作することで自動的に決定される構成とされていることになる。なお“自動的に”とは、制御を行うための特別な処理を、制御部を設けて行ったりすることなく、またユーザの手を煩わせることなく行われることを意味する。従って、図３に示したオペアンプ６１は、バイアス点が自動的に決まる２端子の反転アンプである。
【００５６】
上記した実施の形態においては、ＣＭＯＳインバータ６３乃至６６は、それぞれ同一のコンダクタンスｇmを有するとして説明した。ここで、ＣＭＯＳインバータ６３のコンダクタンスｇｍをコンダクタンスｇｍ３、ＣＭＯＳインバータ６４のコンダクタンスｇｍをコンダクタンスｇｍ４、ＣＭＯＳインバータ６５のコンダクタンスｇｍをコンダクタンスｇｍ５、および、ＣＭＯＳインバータ６６のコンダクタンスｇｍをコンダクタンスｇｍ６とした場合、式（１１）は、次式（１２）のようになる。
【００５７】
【数１２】
【００５８】
式（１２）は、上記した式（２）乃至式（１１）と同じように変形や代入を行うことで導き出すことができるので、ここでは、その説明は省略する。式（１２）において、次式（１３）の項は、次式（１３）の関係を満たすと考えることができる。
【数１３】
【００５９】
すなわち、上記したように、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであるので、コンダクタンスｇｍ３、コンダクタンスｇｍ４、コンダクタンスｇｍ５、および、コンダクタンスｇｍ６は、それぞれ１よりも大きな値になると考えられる。よって、式（１３）に示したように、コンダクタンスｇｍ３×コンダクタンスｇｍ４×コンダクタンスｇｍ５の値は、１よりも非常に大きな値になると考えられる。
【００６０】
同様に、次式（１４）の関係も満たされる。
【数１４】
【００６１】
このような式（１４）の関係が満たされることにより、分母における“１”という値は無視することができる。よって、式（１２）は、コンダクタンスｇｍ３乃至６と抵抗値Ｒｄのみから構成される式と考えることができる。このようなことを考慮すると、式（１２）は、次式（１５）のように簡便化できる。
【数１５】
【００６２】
式（１５）から、オペアンプ６１のゲインは、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６の比で設定できることがわかる。よって、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６を可変にすることで、図３に示したオペアンプ６１の構成で、可変反転アンプを構成できることになる。また、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６を固定値とした場合、その固定値を所望のゲインになるように設定すれば、所望のゲインを有するオペアンプ６１を構成することができる。
【００６３】
図３に示したオペアンプ６１は、ＣＭＯＳインバータ６３乃至６６の４個のＣＭＯＳインバータから構成される例を示したが、ＣＭＯＳインバータは、４個の場合に、本発明のオペアンプ６１が限定されるわけではない。本発明を適用したオペアンプ６１は、偶数個（ただし、２を除く）のＣＭＯＳインバータから構成されていれば良い。すなわち、図３に示したオペアンプ６１の構成に、偶数単位分だけ、さらにＣＭＯＳインバータを追加した構成とすることができる。例えば、６個のＣＭＯＳインバータや８個のＣＭＯＳインバータから、本発明を適用したオペアンプ６１を構成することも可能である。
【００６４】
本発明を適用したオペアンプ６１には、以下のような効果がある。まず、図３に示したようにオペアンプ６１は、ＣＭＯＳインバータからのみ構成されている。そのため、周波数特性が良く、ＲＦ（Radio Frequency）回路にも対応可能である。また、入力ダイナミック・レンジが広く、出力ダイナミック・レンジも広い。このような効果があることから、低電圧動作に有利なオペアンプを構成できるという効果もある。さらに、図３に示したオペアンプ６１は、ＣＭＯＳインバータから構成されているため、低消費電力に有利なオペアンプとすることができる。
【００６５】
また、入力部のコンダクタンスｇｍ、すなわち、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３を大きくすれば、雑音指数を低く抑えることができる。そして、そのコンダクタンスｇｍ３の値を大きくすることは可能であるので、そのような雑音指数を低く抑えるといったことは実現可能である。
【００６６】
さらに、このような効果があるため、同じ雑音指数を確保するためにかかるバイアス電流を少なくすることが可能となり、低消費化に有利なオペアンプを構成できるようになる。さらには、低電圧での動作に有利であることと、ＦＵＬＬ―ＣＭＯＳプロセスでの製作が可能であるため、デジタル‐アナログ混在チップへの有効な手段となると考えられる。そして、入力部がＣＭＯＳ構成によるため、非常に高い入力インピーダンスを実現しており回路構成に非常に有利となる。
【００６７】
本発明のオペアンプ６１には、このような効果を期待することができる。
【００６８】
次に、オペアンプ６１の構成の一部を変更することで実現されるピークホールド回路について説明を加える。図５に示したピークホールド回路１０１は、入力端子１０２、ＣＭＯＳインバータ１０３、ＣＭＯＳインバータ１０４、ＣＭＯＳインバータ１０５、抵抗１０６、ＮＭＯＳ（n-channel metal-oxide semiconductor）１０７、コンデンサ１０８、および出力端子１０９を含む構成とされている。
【００６９】
入力端子１０２は、ＣＭＯＳインバータ１０３の入力端子に接続されている。ＣＭＯＳインバータ１０３の出力端子は、ＮＭＯＳ１０７のゲートに接続されている。ＮＭＯＳ１０７のソースは接地され、ドレインは抵抗１０６の一端、コンデンサ１０８の一端、ＣＭＯＳインバータ１０５の入力端子、および出力端子１０９に接続されている。抵抗１０６の他端は、図示されていない駆動電源に接続されている。コンデンサ１０８の他端は、接地されている。ＣＭＯＳインバータ１０５の出力端子は、ＣＭＯＳインバータ１０３の出力端子とＣＭＯＳインバータ１０４の入力端子に接続されている。
【００７０】
図３に示したオペアンプ６１と図５に示したピークホールド回路１０１を比較するに、ピークホールド回路１０１は、オペアンプ６１のＣＭＯＳインバータ６５を、抵抗１０６、ＮＭＯＳ１０７、およびコンデンサ１０８に置き換えた構成とされている。このような構成とすることで、帰還をかけて自己バイアスが決まる動作を利用して、ピークホールド回路を実現することができる。
【００７１】
図５に示したピークホールド回路１０１の動作について説明する。以下の説明において、図５に示したピークホールド回路１０１の接続点などを、以下のように定義する。
入力端子１０２に入力される電圧を、電圧Ｖin
出力端子１０９から出力される電圧を、電圧Ｖout
ＣＭＯＳインバータ１０３の出力端子、ＣＭＯＳインバータ１０４の入力端子、およびＣＭＯＳインバータ１０５の出力端子との接続点を、接続点ｇ
接続点ｇにおける電圧を、電圧Ｖｇ
ＣＭＯＳインバータ１０３を流れる電流（接続点ｇに入力される電流）を、電流ｉin
ＣＭＯＳインバータ１０５を流れる電流（接続点ｇに入力される電流）を、電流ｉo
【００７２】
このように定義して、ピークホールド回路１０１の動作について説明を加える。図５に示したピークホールド回路１０１は、ＣＭＯＳインバータ１０３を介した入力信号（入力電圧Ｖin）と、ＣＭＯＳインバータ１０５を介して電圧Ｖoutで帰還された信号が、接続点gで加算される。接続点gで加算されたレベルが、ＮＭＯＳ１０７のオン／オフ（ON/OFF）を制御することになる。
【００７３】
すなわち、電圧Ｖinと電圧Ｖoutとの関係で、ＮＭＯＳ１０７のオンとオフが制御される。ＮＭＯＳ１０７は、閾値Ｖthのスイッチとして働くことになる。また、その閾値Ｖthは、電圧Ｖinと電圧Ｖoutとの関係で可変的に設定される値となる。
【００７４】
まず、入力電圧Ｖｉｎが大きいピーク電圧のときについて説明する。このとき、入力電圧Ｖｉｎに対して接続点gにおける電圧Ｖｇがつりあうようにピークホールド回路１０１は動作するため、電圧Ｖoutは電圧を下げる方向に動く。よって、ＮＭＯＳ１０７のゲート電圧は上昇することになるので、ＮＭＯＳ１０７は、オンの状態となる。ＮＭＯＳ１０７がオンの状態のときには、図６に示すように、コンデンサ１０８からＮＭＯＳ１０７を介して放電が行われる。図６では、太線の矢印により、この放電による電流の流れを示している。ＮＭＯＳ１０７がオンの状態のときには、出力端子１０９の電圧Ｖoutは、降下することになる。
【００７５】
一方、入力電圧Ｖinが下がってくると、電圧Ｖｉｎに対して電圧Ｖｇがつりあうようにピークホールド回路１０１は動作するため、出力Ｖoutは電圧をあげる方向に動く。よって、ＮＭＯＳ１０７のゲート電圧は下降することになるので、閾値Ｖｔｈ以下になるとＮＭＯＳ１０７は、オフの状態となる。ＮＭＯＳ１０７がオフの状態のときには、図７に示すように、コンデンサ１０８に、図示していない電源から抵抗１０６を介して電力が供給され、コンデンサ１０８の充電が行われる。図７では、太線の矢印により、この充電による電流の流れを示している。ＮＭＯＳ１０７がオフの状態のときには、出力端子１０９の電圧Ｖoutは、上昇することになる。上昇するレベル、時間は、抵抗１０６、コンデンサ１０８の時定数によって決まる。
【００７６】
このようなことをさらに、図８も参照して説明する。図８において、波線Ａは、入力電圧Ｖin の変化を表し、波線Ｂは、図３に示したオペアンプ６１での出力電圧Voutaの変化を表し、点線Ｃは、図５に示したピークホールド回路１０１の電圧Ｖoutの変化を表す。なお図８においては、ピークホールド回路１０１におけるピークホールド動作をわかりやすくするために、オペアンプ６１とピークホールド回路１０１の波形を重ねて示している。
【００７７】
時刻ｔ１にいたるまで、ＮＭＯＳ１０７はオフの状態であり、図７に示した太線の方向に電流が流れる状態であり、コンデンサ１０８に図示していない電源から電力が供給され、充電される状態である。よって、出力電圧Ｖoutは、抵抗１０６とコンデンサ１０８の時定数で上昇する状態となっている。入力電圧Ｖｉｎのレベルがさらに大きくなると、それに伴って電圧Ｖｇとつりあうように出力電圧Ｖoutが下がる方向に制御され、ＮＭＯＳ１０７のゲート電圧が上がる。そのため、時刻ｔ１のときＮＭＯＳ１０７は、オフの状態からオンの状態に切り替わり、図６に示した太線の方向に電流が流れる状態になり、コンデンサ１０８からの放電が開始される状態に移行する。
【００７８】
入力電圧Ｖｉｎが下がり始める時刻ｔ２のとき、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔは上がる方向に動く。、その結果、ＮＭＯＳ１０７のゲート電圧が下がり、ＮＭＯＳ１０７は、オンの状態からオフの状態に切り替わり、コンデンサ１０８に充電が開始される状態となる。
【００７９】
時刻ｔ２から時刻ｔ３までの間、入力電圧Ｖinは変動するが、時刻ｔ1のピーク以上の電圧を越えないため、ＮＭＯＳ１０７はオフの状態が維持され、コンデンサ１０８への充電が維持される。
【００８０】
時刻ｔ３のとき、入力電圧Ｖinが次のピーク電圧であり、Ｖｇにつりあうように出力電圧Ｖoutは下がる方向に制御され、ＮＭＯＳ１０７は、オフの状態からオンの状態に切り換えられる。ＮＭＯＳ１０７がオンの状態となることで、図６に示した太線の方向に電流が流れる状態になり、コンデンサ１０８からの放電が開始される。
【００８１】
以下、同様に、時刻ｔ４で、ＮＭＯＳ１０７がオフの状態に切り換えられ、時刻ｔ５で、オンの状態に切り換えられ、時刻ｔ６でオフの状態に切り換えられる。
【００８２】
このように、ピークホールド回路１０１からの出力電圧Ｖoutは、現時点までの入力信号のピークを検出し、保持し、さらに次のピーク電圧がきたときにＮＭＯＳ１０７がオンとなることで、ピークホールド回路１０１は、入力信号のピークのレベルを検出する。このように、ピークホールド回路１０１では、ＮＭＯＳ１０７のオン、オフによって、ピークホールドが実現される。
【００８３】
図５に示したピークホールド回路１０１は、図３に示したオペアンプ６１を変形することで、構成することができることは、既に説明した。よって、オペアンプ６１に期待できる効果を、ピークホールド回路１０１にも期待でき、ピークホールド回路１０１においても、上記したオペアンプ６１における効果を得ることができる。
【００８４】
なお、ＮＭＯＳ１０７で構成されるスイッチを、ＰＭＯＳで構成されるスイッチとしても良い。すなわち、ＮＭＯＳ１０７の代わりにＰＭＯＳを用いても良い。ＰＭＯＳを用いた場合、上述したＮＭＯＳ１０７を用いたときと逆極性のピークが検出できるようになる。
【００８５】
図５に示したピークホールド回路１０１は、ＣＭＯＳインバータ１０３乃至１０５の３個のＣＭＯＳインバータを含む構成される例を示したが、ＣＭＯＳインバータは、３個の場合に、本発明のピークホールド回路１０１が限定されるわけではない。本発明を適用したピークホールド回路１０３は、奇数個（ただし、１を除く）のＣＭＯＳインバータから構成されていれば良い。換言すれば、図５に示したピークホールド回路１０１の構成に、偶数単位分だけ、さらにＣＭＯＳインバータを追加した構成とすることができる。例えば、５個のＣＭＯＳインバータや７個のＣＭＯＳインバータを含む、本発明を適用したピークホールド回路１０１を構成することも可能である。
【００８６】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００８７】
【図１】従来のゲインコントロール回路の一例の構成を示す図である。
【図２】従来のオペアンプの一例の構成を示す図である。
【図３】本発明を適用したオペアンプの一実施の形態の構成を示す図である。
【図４】ＣＭＯＳインバータの構成例を示す図である。
【図５】本発明を適用したピークホールド回路の一実施の形態の構成を示す図である。
【図６】ＮＭＯＳがオンのときの電流の流れについて説明する図である。
【図７】ＮＭＯＳがオフのときの電流の流れについて説明する図である。
【図８】ピークホールド回路におけるＮＭＯＳのオン、オフについて説明する図である。
【符号の説明】
【００８８】
６３乃至６６ ＣＭＯＳインバータ， １０３乃至１０５ ＣＭＯＳインバータ， １０６ 抵抗， １０７ ＮＭＯＳ， １０８ コンデンサ
【技術分野】
【０００１】
本発明はピークホールド回路、オペアンプに関し、特に、低電圧での駆動に有利なピークホールド回路、オペアンプに関する。
【背景技術】
【０００２】
図１は、ゲインコントロールアンプの一例の構成を示す図である。ゲインコントロールアンプは、信号を一定に保つために用いられる。ゲインコントロールアンプは、ゲインコントロール部１１とレベル検出部１２を含む構成とされる。ゲインコントロール部１１は、入力された信号のレベルが、予め設定されている信号のレベルになるように制御する。その制御は、レベル検出部１２からの指示による。
【０００３】
ゲインコントロール部１１からの出力は、図示していない他の部分に出力されるとともに、レベル検出部１２に供給される。レベル検出部１２は、予め設定されている信号のレベルと、供給された信号のレベルを比較し、供給された信号のレベルが、設定されている信号のレベルになるように、入力信号が弱い場合には感度を上げるように指示を出し、入力信号が強い場合には感度を下げるように指示を出す。
【０００４】
このようなゲインコントロールアンプのレベル検出部１２には、ピークホールド回路と称される回路が含まれている。ピークホールド回路は、入力された信号の最大値を保持する回路である。
【０００５】
このピークホールド回路には、オペアンプが含まれている。オペアンプは、BJT（Bipolar Junction Transistor）やMOS（Metal Oxide Semiconductor）などの半導体素子により構成される。オペアンプの回路構成は、オペアンプを構成する半導体素子がBJTまたはMOSのいずれであっても、ほぼ同一である。
【０００６】
図２は、ＭＯＳで構成される従来のオペアンプの一例の構成を示す回路図である（例えば、特許文献１参照）。図２において、オペアンプ２１は、引き算回路２２、出力増幅回路２３、反転入力端子２４、非反転入力端子２５、および出力端子２６から構成される。
【０００７】
引き算回路２２は、ＰＭＯＳ（Positive Metal Oxide Semiconductor）３１，３２、ＮＭＯＳ（Negative Metal Oxide Semiconductor）３３，３４、並びに定電流源３５から構成される。引き算回路２２では、ＰＭＯＳ３１のゲートが反転入力端子２４に接続され、ＰＭＯＳ３２のゲートが非反転入力端子２５に接続されている。また、ＰＭＯＳ３１のソースおよびＰＭＯＳ３２のソースは、定電流源３５の一端に接続されており、定電流源３５の他端は、駆動電圧Ｅ1を供給する図示しない電源に接続されている。
【０００８】
また、引き算回路２２では、ＰＭＯＳ３１のドレインとＮＭＯＳ３３のドレインとが接続され、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとが接続されており、ＮＭＯＳ３３およびＮＭＯＳ３４のソースがそれぞれ接地されている。また、ＮＭＯＳ３３のゲートとＮＭＯＳ３４のゲートとが接続されており、ＮＭＯＳ３３のゲートとＮＭＯＳ３４のゲートとの接続点と、ＰＭＯＳ３１のドレインとＮＭＯＳ３３のドレインとの接続点とが接続されている。また、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとの接続点が、出力増幅回路２３に接続されている。
【０００９】
出力増幅回路２３は、ＮＭＯＳ４１、コンデンサ４２、および定電流源４３から構成される。出力増幅回路２３では、ＮＭＯＳ４１のゲートとコンデンサ４２の一端とが接続されており、ＮＭＯＳ４１のゲートとコンデンサ４２の一端との接続点が、引き算回路２２のＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインとの接続点に接続されている。また、ＮＭＯＳ４１のソースは接地されており、ＮＭＯＳ４１のドレインは、コンデンサ４２の他端と、定電流源４３の一端と、出力端子２６とに接続されている。定電流源４３の他端は、駆動電圧Ｅ1を供給する図示しない電源に接続されている。
【００１０】
オペアンプ２１では、第１の入力電圧が反転入力端子２４に入力されるとともに、第２の入力電圧が非反転入力端子２５に入力され、第２の入力電圧から第１の入力電圧を減算した電圧が、引き算回路２２から出力増幅回路２３に供給される。そして、引き算回路２２から供給された電圧を出力増幅回路２３が増幅し、出力増幅回路２３により増幅された電圧が、出力電圧として出力端子２６から出力される。
【００１１】
このように構成されているオペアンプ２１は、一般にバートンアンプと呼ばれ、バイポーラプロセスやＭＯＳプロセスにおいて一般的に使用されている。
【００１２】
ここで、定電流源３５も半導体素子により構成されており、オペアンプ２１の引き算回路２２は、３段の半導体素子が積み重ね（Stuck）られた構成となっている。即ち、引き算回路２２は、図２に示すように、定電流源３５に供給される駆動電圧Ｅ1からグランドレベルまでの間に、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４が、直列的に接続された構成とされている。
【００１３】
従って、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４のそれぞれに供給される電圧は、駆動電圧Ｅ1よりも低くなる。これにより、定電流源３５、ＰＭＯＳ３１またはＰＭＯＳ３２、ＮＭＯＳ３３またはＮＭＯＳ３４のそれぞれを駆動させるためには、定電流源３５、ＰＭＯＳ３１または３２、ＮＭＯＳ３３または３４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ1とする必要がある。
【００１４】
このように、定電流源３５、ＰＭＯＳ３１またはＰＭＯＳ３２、ＮＭＯＳ３３またはＮＭＯＳ３４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ1とする必要があるため、引き算回路２２、ひいてはオペアンプ２１は、低電圧での駆動には不向きであった。
【特許文献１】特開平４−１８５００５
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記したように、引き算回路２２は、３段の半導体素子が積み重ねられた、差動入力構造とされているため、低電圧で駆動させることが困難である。近年、例えば、携帯電話機など、駆動電圧を低く抑えたい機器で、上記したオペアンプ２１を組み込みたいという要望がある。
【００１６】
しかしながら、駆動電圧を低く抑えたい機器に、低電圧で駆動させることが困難なオペアンプ２１を組み込むことは困難である。さらに、オペアンプ２１を含むレベル検出部１２やレベル検出部１２を含むゲインコントロールアンプを、低電圧を低く抑えたい機器に組み込むことも困難である。
【００１７】
また、上記した引き算回路２２は、３段の半導体素子が積み重ねられた、差動入力構造とされているため、周波数特性が悪いため、ＲＦ（radio frequency）帯域で使用するのは困難であった。
【００１８】
また、回路のＮＦ（Noise Figure：雑音指数）を良くするために、初段の差動入力部のトランジスタのサイズを大きくしなくてはならないという制限があり、このために周波数特性が悪化してしまう。また、回路のＮＦを良くするために、初段の差動入力部のトランジスタのバイアス電流を大きくしなくてはならないという制限があり、このために消費電力が増加してしまう。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、低電圧での駆動に有利であり、ＮＦを良くすることができるようなオペアンプやピークホールド回路を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の一側面のピークホールド回路は、入力端子に入力された電圧を反転して出力端子から出力する第１乃至第３の半導体素子を含むピークホールド回路であって、前記第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、前記第１の半導体素子の出力端子に、前記第２の半導体素子の入力端子と、前記第３の半導体素子の出力端子が接続され、前記第２の半導体素子の出力端子に、前記第１の半導体素子乃至第３の半導体素子とは異なる構成とされている第４の半導体素子のゲートが接続され、第４の半導体素子のドレインに、抵抗の一端、コンデンサの一端、前記第３の半導体素子の入力端子、および外部に信号を出力する出力端子が接続されている。
【００２１】
前記第１の半導体素子乃至第３の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）であるようにすることができる。
【００２２】
前記第４の半導体素子は、ＮＭＯＳまたはＰＭＯＳであるようにすることができる。
【００２３】
前記第１の半導体素子乃至第３の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされるようにすることができる。
【００２４】
本発明の一側面のピークホールド回路においては、３個のＣＭＯＳインバータと、ＮＭＯＳまたはＰＭＯＳ、抵抗、コンデンサを少なくとも含む構成され、ＮＭＯＳまたはＰＭＯＳは、スイッチの役割を果たすように構成される。
【００２５】
本発明の一側面のオペアンプは、入力端子に入力された電圧を反転して出力端子から出力する半導体素子を複数備えるオペアンプであって、第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、前記第１の半導体素子の出力端子に、第２の半導体素子の入力端子が接続され、前記第２の半導体素子の出力端子に、第３の半導体素子の入力端子が接続され、前記第３の半導体素子の出力端子に、第４の半導体素子の入力端子と、外部に信号を出力する出力端子が接続され、前記第４の半導体素子の出力端子に、前記第１の半導体素子の出力端子と、前記第２の半導体素子の入力端子が接続されている。
【００２６】
前記第１の半導体素子乃至第４の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）であるようにすることができる。
【００２７】
前記第１の半導体素子乃至第４の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされるようにすることができる。
【００２８】
コンダクタンスがそれぞれ異なる前記第１の半導体素子乃至第４の半導体素子で構成され、前記第１の半導体素子のコンダクタンスと前記第４の半導体素子のコンダクタンスとの比で、ゲインが決定されるようにすることができる。
【００２９】
本発明の一側面のオペアンプにおいては、４個のＣＭＯＳインバータを少なくとも含む構成とされ、第１のＣＭＯＳインバータ乃至第３のＣＭＯＳインバータは、直列に接続され、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとの間に、第４からのＣＭＯＳインバータからの信号が帰還される構成とされている。
【発明の効果】
【００３０】
本発明の一側面によれば、低電圧での駆動に有利な回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３２】
図３は、本発明を適用したオペアンプ（operational amplifier）の一実施の形態の構成を示す図である。図３に示したオペアンプ６１は、入力端子６２、ＣＭＯＳ（complementary mental-oxide semiconductor）インバータ６３、ＣＭＯＳインバータ６４、ＣＭＯＳインバータ６５、ＣＭＯＳインバータ６６、および、出力端子６７を含む構成である。
【００３３】
ＣＭＯＳインバータ６３、ＣＭＯＳインバータ６４、ＣＭＯＳインバータ６５、およびＣＭＯＳインバータ６６は、それぞれ回路構成が同一であるとして説明を続ける。また、これらのＣＭＯＳインバータ６３乃至６６は、それぞれ入力された信号を反転して出力するインバータとしての機能を有する。
【００３４】
入力端子６２は、ＣＭＯＳインバータ６３の入力端子に接続されている。ＣＭＯＳインバータ６３の出力端子は、ＣＭＯＳインバータ６４の入力端子に接続されている。ＣＭＯＳインバータ６４の出力端子は、ＣＭＯＳインバータ６５の入力端子に接続されている。ＣＭＯＳインバータ６５の出力端子は、ＣＭＯＳインバータ６６の入力端子と出力端子６７に接続されている。ＣＭＯＳインバータ６６の出力端子は、ＣＭＯＳインバータ６３の出力端子とＣＭＯＳインバータ６４の入力端子を結ぶ線に接続されている。
【００３５】
ここで、図４を参照し、ＣＭＯＳインバータ６３乃至６６の回路構成について説明する。上記したように、ＣＭＯＳインバータ６３乃至６６は、それぞれ同一の回路構成であるので、ここでは、ＣＭＯＳインバータ６３を例に挙げて説明する。
【００３６】
ＣＭＯＳインバータ６３は、ＰＭＯＳ（Positive Metal Oxide Semiconductor）８１とＮＭＯＳ（Negative Metal Oxide Semiconductor）８２から構成される。ＣＭＯＳインバータ６３の入力端子には、ＰＭＯＳ８１のゲートとＮＭＯＳ８２のゲートとが接続されており、ＰＭＯＳ８１のソースは、駆動電圧Ｅ２を供給する図示しない電源に接続され、ＮＭＯＳ８２のソースは、接地される。また、ＰＭＯＳ８１のドレインとＮＭＯＳ８２のドレインとが、ＣＭＯＳインバータ６３の出力端子に接続されている。
【００３７】
また、ＣＭＯＳインバータ６３は、入力端子に入力される電圧に応じ、出力端子から出力される電流を制御するので、ＣＭＯＳインバータ６３の入力端子に供給される電圧をＶとし、ＣＭＯＳインバータ６３の出力端子から出力される（図４に示されている矢印の方向に流れる）電流をIとすると、電圧Ｖと電流Ｉとは、次式に示す関係を有する。
【数１】
【００３８】
ここで、ｇｍはコンダクタンスを表し、コンダクタンスｇmは、ＣＭＯＳインバータ６３が、電圧Ｖに応じて電流Iを制御する能力（即ち、電圧-電流変換能力）を示す値である。上述したように、ＣＭＯＳインバータ６３乃至６６の回路構成は、いずれも同一であるので、ＣＭＯＳインバータ６３乃至６６のそれぞれのコンダクタンスｇmも同一の値である。
【００３９】
次に、図３に示したオペアンプ６１において、入力端子６２に入力される電圧Ｖinと、出力端子６７から出力される電圧Ｖoutについて説明する。以下の説明において、図３に示したオペアンプ６１内の接続点などを、以下のように定義する。
【００４０】
入力端子６２に入力される電圧を、電圧Ｖin
出力端子６７から出力される電圧を、電圧Ｖout
ＣＭＯＳインバータ６３の出力端子、ＣＭＯＳインバータ６４の入力端子、およびＣＭＯＳインバータ６６の出力端子との接続点を、接続点ｅ
接続点eにおける電圧を、電圧Ｖe
ＣＭＯＳインバータ６４に出力端子とＣＭＯＳインバータ６５の入力端子との接続点における電圧を、電圧Ｖ１
ＣＭＯＳインバータ６３を流れる電流（接続点ｅに入力される電流）を、電流ｉin
ＣＭＯＳインバータ６６を流れる電流（接続点ｅに入力される電流）を、電流ｉ2
【００４１】
このように定義したとき、まず電流ｉinは、以下のように表せる。すなわち、ＣＭＯＳインバータ６３の入力端子には、入力端子６２から電圧Ｖinが入力され、上述した式（１）の関係を満たすことから、ＣＭＯＳインバータ６３の出力端子から出力される電流ｉinは、次式（２）で表される。
【数２】
【００４２】
また、ＣＭＯＳインバータ６６の入力端子には、出力端子６７から出力される電圧Ｖoutと等しい電圧が入力される。従って、この場合も、ＣＭＯＳインバータ６６は、上述した式（１）の関係を満たすことから、ＣＭＯＳインバータ６６の出力端子から出力される電流ｉ2は、次式（３）で表される。
【数３】
【００４３】
ところで、ＣＭＯＳインバータ６３乃至６６のそれぞれは、入力端子に入力される電圧に応じた電流を出力端子から出力する定電流源と、一端が出力端子に接続され、他端が接地されている抵抗（以下、適宜、ドレイン抵抗という）からなる等価回路として考えることができる。
【００４４】
よって、接続点ｅは、ＣＭＯＳインバータ６３の出力端子に接続されているとみなされるドレイン抵抗と、ＣＭＯＳインバータ６６の出力端子に接続されているとみなされるドレイン抵抗とが並列に接続された回路を介して、接地されているとみなすことができる。従って、ＣＭＯＳインバータ６３乃至６６のそれぞれのドレイン抵抗の抵抗値をＲｄとすると、接続点ｅは抵抗値Ｒｅ（Ｒｅ＝Ｒｄ／２）の抵抗を介して接地されているとみなすことができる。
【００４５】
また、ＣＭＯＳインバータ６３乃至６６の、それぞれの入力インピーダンスは非常に高いものであり、接続点ｅに接続されているＣＭＯＳインバータ６４の入力端子には電流が流れ込むことはないものとすると、ＣＭＯＳインバータ６３の出力端子から出力される電流ｉin、およびＣＭＯＳインバータ６６の出力端子から出力される電流ｉ2は、接続点ｅに接続されているとみなされる抵抗値Ｒｅの抵抗を介して、グランドレベルに流れるとみなすことができる。このことより、接続点ｅの電圧Ｖｅは、次式（４）で表される。
【数４】
【００４６】
式（４）に、式（２）で表される電流ｉinと、式（３）で表される電流ｉ2を代入し、変形すると、次式（５）となる。
【数５】
【００４７】
次に、電圧Ｖ１について考慮する。電圧Ｖ１は、ＣＭＯＳインバータ６４を流れる電流（ここでは、電流ｉ１とする）と、ＣＭＯＳインバータ６４の抵抗により求めることができる。ＣＭＯＳインバータ６４の抵抗は、上記したように抵抗値Ｒｄで表すことができるので、電圧Ｖ１は、次式（６）で表される。
【数６】
【００４８】
また同様に、電圧Ｖoutは、ＣＭＯＳインバータ６５を流れる電流と、ＣＭＯＳインバータ６５の抵抗により求めることができる。よって、電圧Ｖoutは、次式（７）で表される。
【数７】
【００４９】
式（７）に式（６）を代入することで、次式（８）を得ることができる。
【数８】
【００５０】
式（８）に、式（４）で求められる電圧Ｖeを代入し、まとめることで、次式（９）を得ることができる。
【数９】
【００５１】
式（９）を変形するとで、次式（１０）を得ることができる。
【数１０】
【００５２】
さらに、式（１０）を変形することで、次式（１１）を得ることができる。
【数１１】
【００５３】
ここで、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであり、抵抗値Ｒｄの３乗の値は、１に比べて非常に大きな値となる。よって、式（１１）において、抵抗値Ｒdの３乗を含む項の値は１よりも非常に大きな値になるため、分母の“１”という数値は無視できることになる。その結果、分母と分子は、同じ値と考えられる数値となる。このようなことを考慮すると、式（１１）に示したように、電圧Ｖinと電圧Ｖoutの比、すなわちゲインは、−１と近似することができる。マイナスは、入力された電圧Ｖinと出力される電圧Ｖoutは、位相が反転していることを意味する。
【００５４】
このようにして伝達関数が求められることにより、図３に示したオペアンプ６１は、２端子の反転アンプとして用いることが可能であることがわかる。
【００５５】
また、図３を再度参照するに、接続点ｅでは、ＣＭＯＳインバータ６３からの信号とＣＭＯＳインバータ６６からの信号が入力され、それらの信号が加算されることになる。このＣＭＯＳインバータ６６からの帰還される信号は、逆位相の信号である。よって、オペアンプ６１は、この接続点ｅで発生する電流がつりあうように動作することになる。このことを換言するならば、バイアス点がつりあうに動作することで自動的に決定される構成とされていることになる。なお“自動的に”とは、制御を行うための特別な処理を、制御部を設けて行ったりすることなく、またユーザの手を煩わせることなく行われることを意味する。従って、図３に示したオペアンプ６１は、バイアス点が自動的に決まる２端子の反転アンプである。
【００５６】
上記した実施の形態においては、ＣＭＯＳインバータ６３乃至６６は、それぞれ同一のコンダクタンスｇmを有するとして説明した。ここで、ＣＭＯＳインバータ６３のコンダクタンスｇｍをコンダクタンスｇｍ３、ＣＭＯＳインバータ６４のコンダクタンスｇｍをコンダクタンスｇｍ４、ＣＭＯＳインバータ６５のコンダクタンスｇｍをコンダクタンスｇｍ５、および、ＣＭＯＳインバータ６６のコンダクタンスｇｍをコンダクタンスｇｍ６とした場合、式（１１）は、次式（１２）のようになる。
【００５７】
【数１２】
【００５８】
式（１２）は、上記した式（２）乃至式（１１）と同じように変形や代入を行うことで導き出すことができるので、ここでは、その説明は省略する。式（１２）において、次式（１３）の項は、次式（１３）の関係を満たすと考えることができる。
【数１３】
【００５９】
すなわち、上記したように、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであるので、コンダクタンスｇｍ３、コンダクタンスｇｍ４、コンダクタンスｇｍ５、および、コンダクタンスｇｍ６は、それぞれ１よりも大きな値になると考えられる。よって、式（１３）に示したように、コンダクタンスｇｍ３×コンダクタンスｇｍ４×コンダクタンスｇｍ５の値は、１よりも非常に大きな値になると考えられる。
【００６０】
同様に、次式（１４）の関係も満たされる。
【数１４】
【００６１】
このような式（１４）の関係が満たされることにより、分母における“１”という値は無視することができる。よって、式（１２）は、コンダクタンスｇｍ３乃至６と抵抗値Ｒｄのみから構成される式と考えることができる。このようなことを考慮すると、式（１２）は、次式（１５）のように簡便化できる。
【数１５】
【００６２】
式（１５）から、オペアンプ６１のゲインは、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６の比で設定できることがわかる。よって、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６を可変にすることで、図３に示したオペアンプ６１の構成で、可変反転アンプを構成できることになる。また、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３と、ＣＭＯＳインバータ６６のコンダクタンスｇｍ６を固定値とした場合、その固定値を所望のゲインになるように設定すれば、所望のゲインを有するオペアンプ６１を構成することができる。
【００６３】
図３に示したオペアンプ６１は、ＣＭＯＳインバータ６３乃至６６の４個のＣＭＯＳインバータから構成される例を示したが、ＣＭＯＳインバータは、４個の場合に、本発明のオペアンプ６１が限定されるわけではない。本発明を適用したオペアンプ６１は、偶数個（ただし、２を除く）のＣＭＯＳインバータから構成されていれば良い。すなわち、図３に示したオペアンプ６１の構成に、偶数単位分だけ、さらにＣＭＯＳインバータを追加した構成とすることができる。例えば、６個のＣＭＯＳインバータや８個のＣＭＯＳインバータから、本発明を適用したオペアンプ６１を構成することも可能である。
【００６４】
本発明を適用したオペアンプ６１には、以下のような効果がある。まず、図３に示したようにオペアンプ６１は、ＣＭＯＳインバータからのみ構成されている。そのため、周波数特性が良く、ＲＦ（Radio Frequency）回路にも対応可能である。また、入力ダイナミック・レンジが広く、出力ダイナミック・レンジも広い。このような効果があることから、低電圧動作に有利なオペアンプを構成できるという効果もある。さらに、図３に示したオペアンプ６１は、ＣＭＯＳインバータから構成されているため、低消費電力に有利なオペアンプとすることができる。
【００６５】
また、入力部のコンダクタンスｇｍ、すなわち、ＣＭＯＳインバータ６３のコンダクタンスｇｍ３を大きくすれば、雑音指数を低く抑えることができる。そして、そのコンダクタンスｇｍ３の値を大きくすることは可能であるので、そのような雑音指数を低く抑えるといったことは実現可能である。
【００６６】
さらに、このような効果があるため、同じ雑音指数を確保するためにかかるバイアス電流を少なくすることが可能となり、低消費化に有利なオペアンプを構成できるようになる。さらには、低電圧での動作に有利であることと、ＦＵＬＬ―ＣＭＯＳプロセスでの製作が可能であるため、デジタル‐アナログ混在チップへの有効な手段となると考えられる。そして、入力部がＣＭＯＳ構成によるため、非常に高い入力インピーダンスを実現しており回路構成に非常に有利となる。
【００６７】
本発明のオペアンプ６１には、このような効果を期待することができる。
【００６８】
次に、オペアンプ６１の構成の一部を変更することで実現されるピークホールド回路について説明を加える。図５に示したピークホールド回路１０１は、入力端子１０２、ＣＭＯＳインバータ１０３、ＣＭＯＳインバータ１０４、ＣＭＯＳインバータ１０５、抵抗１０６、ＮＭＯＳ（n-channel metal-oxide semiconductor）１０７、コンデンサ１０８、および出力端子１０９を含む構成とされている。
【００６９】
入力端子１０２は、ＣＭＯＳインバータ１０３の入力端子に接続されている。ＣＭＯＳインバータ１０３の出力端子は、ＮＭＯＳ１０７のゲートに接続されている。ＮＭＯＳ１０７のソースは接地され、ドレインは抵抗１０６の一端、コンデンサ１０８の一端、ＣＭＯＳインバータ１０５の入力端子、および出力端子１０９に接続されている。抵抗１０６の他端は、図示されていない駆動電源に接続されている。コンデンサ１０８の他端は、接地されている。ＣＭＯＳインバータ１０５の出力端子は、ＣＭＯＳインバータ１０３の出力端子とＣＭＯＳインバータ１０４の入力端子に接続されている。
【００７０】
図３に示したオペアンプ６１と図５に示したピークホールド回路１０１を比較するに、ピークホールド回路１０１は、オペアンプ６１のＣＭＯＳインバータ６５を、抵抗１０６、ＮＭＯＳ１０７、およびコンデンサ１０８に置き換えた構成とされている。このような構成とすることで、帰還をかけて自己バイアスが決まる動作を利用して、ピークホールド回路を実現することができる。
【００７１】
図５に示したピークホールド回路１０１の動作について説明する。以下の説明において、図５に示したピークホールド回路１０１の接続点などを、以下のように定義する。
入力端子１０２に入力される電圧を、電圧Ｖin
出力端子１０９から出力される電圧を、電圧Ｖout
ＣＭＯＳインバータ１０３の出力端子、ＣＭＯＳインバータ１０４の入力端子、およびＣＭＯＳインバータ１０５の出力端子との接続点を、接続点ｇ
接続点ｇにおける電圧を、電圧Ｖｇ
ＣＭＯＳインバータ１０３を流れる電流（接続点ｇに入力される電流）を、電流ｉin
ＣＭＯＳインバータ１０５を流れる電流（接続点ｇに入力される電流）を、電流ｉo
【００７２】
このように定義して、ピークホールド回路１０１の動作について説明を加える。図５に示したピークホールド回路１０１は、ＣＭＯＳインバータ１０３を介した入力信号（入力電圧Ｖin）と、ＣＭＯＳインバータ１０５を介して電圧Ｖoutで帰還された信号が、接続点gで加算される。接続点gで加算されたレベルが、ＮＭＯＳ１０７のオン／オフ（ON/OFF）を制御することになる。
【００７３】
すなわち、電圧Ｖinと電圧Ｖoutとの関係で、ＮＭＯＳ１０７のオンとオフが制御される。ＮＭＯＳ１０７は、閾値Ｖthのスイッチとして働くことになる。また、その閾値Ｖthは、電圧Ｖinと電圧Ｖoutとの関係で可変的に設定される値となる。
【００７４】
まず、入力電圧Ｖｉｎが大きいピーク電圧のときについて説明する。このとき、入力電圧Ｖｉｎに対して接続点gにおける電圧Ｖｇがつりあうようにピークホールド回路１０１は動作するため、電圧Ｖoutは電圧を下げる方向に動く。よって、ＮＭＯＳ１０７のゲート電圧は上昇することになるので、ＮＭＯＳ１０７は、オンの状態となる。ＮＭＯＳ１０７がオンの状態のときには、図６に示すように、コンデンサ１０８からＮＭＯＳ１０７を介して放電が行われる。図６では、太線の矢印により、この放電による電流の流れを示している。ＮＭＯＳ１０７がオンの状態のときには、出力端子１０９の電圧Ｖoutは、降下することになる。
【００７５】
一方、入力電圧Ｖinが下がってくると、電圧Ｖｉｎに対して電圧Ｖｇがつりあうようにピークホールド回路１０１は動作するため、出力Ｖoutは電圧をあげる方向に動く。よって、ＮＭＯＳ１０７のゲート電圧は下降することになるので、閾値Ｖｔｈ以下になるとＮＭＯＳ１０７は、オフの状態となる。ＮＭＯＳ１０７がオフの状態のときには、図７に示すように、コンデンサ１０８に、図示していない電源から抵抗１０６を介して電力が供給され、コンデンサ１０８の充電が行われる。図７では、太線の矢印により、この充電による電流の流れを示している。ＮＭＯＳ１０７がオフの状態のときには、出力端子１０９の電圧Ｖoutは、上昇することになる。上昇するレベル、時間は、抵抗１０６、コンデンサ１０８の時定数によって決まる。
【００７６】
このようなことをさらに、図８も参照して説明する。図８において、波線Ａは、入力電圧Ｖin の変化を表し、波線Ｂは、図３に示したオペアンプ６１での出力電圧Voutaの変化を表し、点線Ｃは、図５に示したピークホールド回路１０１の電圧Ｖoutの変化を表す。なお図８においては、ピークホールド回路１０１におけるピークホールド動作をわかりやすくするために、オペアンプ６１とピークホールド回路１０１の波形を重ねて示している。
【００７７】
時刻ｔ１にいたるまで、ＮＭＯＳ１０７はオフの状態であり、図７に示した太線の方向に電流が流れる状態であり、コンデンサ１０８に図示していない電源から電力が供給され、充電される状態である。よって、出力電圧Ｖoutは、抵抗１０６とコンデンサ１０８の時定数で上昇する状態となっている。入力電圧Ｖｉｎのレベルがさらに大きくなると、それに伴って電圧Ｖｇとつりあうように出力電圧Ｖoutが下がる方向に制御され、ＮＭＯＳ１０７のゲート電圧が上がる。そのため、時刻ｔ１のときＮＭＯＳ１０７は、オフの状態からオンの状態に切り替わり、図６に示した太線の方向に電流が流れる状態になり、コンデンサ１０８からの放電が開始される状態に移行する。
【００７８】
入力電圧Ｖｉｎが下がり始める時刻ｔ２のとき、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔは上がる方向に動く。、その結果、ＮＭＯＳ１０７のゲート電圧が下がり、ＮＭＯＳ１０７は、オンの状態からオフの状態に切り替わり、コンデンサ１０８に充電が開始される状態となる。
【００７９】
時刻ｔ２から時刻ｔ３までの間、入力電圧Ｖinは変動するが、時刻ｔ1のピーク以上の電圧を越えないため、ＮＭＯＳ１０７はオフの状態が維持され、コンデンサ１０８への充電が維持される。
【００８０】
時刻ｔ３のとき、入力電圧Ｖinが次のピーク電圧であり、Ｖｇにつりあうように出力電圧Ｖoutは下がる方向に制御され、ＮＭＯＳ１０７は、オフの状態からオンの状態に切り換えられる。ＮＭＯＳ１０７がオンの状態となることで、図６に示した太線の方向に電流が流れる状態になり、コンデンサ１０８からの放電が開始される。
【００８１】
以下、同様に、時刻ｔ４で、ＮＭＯＳ１０７がオフの状態に切り換えられ、時刻ｔ５で、オンの状態に切り換えられ、時刻ｔ６でオフの状態に切り換えられる。
【００８２】
このように、ピークホールド回路１０１からの出力電圧Ｖoutは、現時点までの入力信号のピークを検出し、保持し、さらに次のピーク電圧がきたときにＮＭＯＳ１０７がオンとなることで、ピークホールド回路１０１は、入力信号のピークのレベルを検出する。このように、ピークホールド回路１０１では、ＮＭＯＳ１０７のオン、オフによって、ピークホールドが実現される。
【００８３】
図５に示したピークホールド回路１０１は、図３に示したオペアンプ６１を変形することで、構成することができることは、既に説明した。よって、オペアンプ６１に期待できる効果を、ピークホールド回路１０１にも期待でき、ピークホールド回路１０１においても、上記したオペアンプ６１における効果を得ることができる。
【００８４】
なお、ＮＭＯＳ１０７で構成されるスイッチを、ＰＭＯＳで構成されるスイッチとしても良い。すなわち、ＮＭＯＳ１０７の代わりにＰＭＯＳを用いても良い。ＰＭＯＳを用いた場合、上述したＮＭＯＳ１０７を用いたときと逆極性のピークが検出できるようになる。
【００８５】
図５に示したピークホールド回路１０１は、ＣＭＯＳインバータ１０３乃至１０５の３個のＣＭＯＳインバータを含む構成される例を示したが、ＣＭＯＳインバータは、３個の場合に、本発明のピークホールド回路１０１が限定されるわけではない。本発明を適用したピークホールド回路１０３は、奇数個（ただし、１を除く）のＣＭＯＳインバータから構成されていれば良い。換言すれば、図５に示したピークホールド回路１０１の構成に、偶数単位分だけ、さらにＣＭＯＳインバータを追加した構成とすることができる。例えば、５個のＣＭＯＳインバータや７個のＣＭＯＳインバータを含む、本発明を適用したピークホールド回路１０１を構成することも可能である。
【００８６】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００８７】
【図１】従来のゲインコントロール回路の一例の構成を示す図である。
【図２】従来のオペアンプの一例の構成を示す図である。
【図３】本発明を適用したオペアンプの一実施の形態の構成を示す図である。
【図４】ＣＭＯＳインバータの構成例を示す図である。
【図５】本発明を適用したピークホールド回路の一実施の形態の構成を示す図である。
【図６】ＮＭＯＳがオンのときの電流の流れについて説明する図である。
【図７】ＮＭＯＳがオフのときの電流の流れについて説明する図である。
【図８】ピークホールド回路におけるＮＭＯＳのオン、オフについて説明する図である。
【符号の説明】
【００８８】
６３乃至６６ ＣＭＯＳインバータ， １０３乃至１０５ ＣＭＯＳインバータ， １０６ 抵抗， １０７ ＮＭＯＳ， １０８ コンデンサ
【特許請求の範囲】
【請求項１】
入力端子に入力された電圧を反転して出力端子から出力する第１乃至第３の半導体素子を含むピークホールド回路であって、
前記第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、
前記第１の半導体素子の出力端子に、前記第２の半導体素子の入力端子と、前記第３の半導体素子の出力端子が接続され、
前記第２の半導体素子の出力端子に、前記第１の半導体素子乃至第３の半導体素子とは異なる構成とされている第４の半導体素子のゲートが接続され、
第４の半導体素子のドレインに、抵抗の一端、コンデンサの一端、前記第３の半導体素子の入力端子、および外部に信号を出力する出力端子が接続されている
ピークホールド回路。
【請求項２】
前記第１の半導体素子乃至第３の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）である
請求項１に記載のピークホールド回路。
【請求項３】
前記第４の半導体素子は、ＮＭＯＳまたはＰＭＯＳである
請求項１に記載のピークホールド回路。
【請求項４】
前記第１の半導体素子乃至第３の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされる
請求項１に記載のピークホールド回路。
【請求項５】
入力端子に入力された電圧を反転して出力端子から出力する半導体素子を複数備えるオペアンプであって、
第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、
前記第１の半導体素子の出力端子に、第２の半導体素子の入力端子が接続され、
前記第２の半導体素子の出力端子に、第３の半導体素子の入力端子が接続され、
前記第３の半導体素子の出力端子に、第４の半導体素子の入力端子と、外部に信号を出力する出力端子が接続され、
前記第４の半導体素子の出力端子に、前記第１の半導体素子の出力端子と、前記第２の半導体素子の入力端子が接続されている
オペアンプ。
【請求項６】
前記第１の半導体素子乃至第４の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）である
請求項５に記載のピークホールド回路。
【請求項７】
前記第１の半導体素子乃至第４の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされる
請求項５に記載のピークホールド回路。
【請求項８】
コンダクタンスがそれぞれ異なる前記第１の半導体素子乃至第４の半導体素子で構成され、
前記第１の半導体素子のコンダクタンスと前記第４の半導体素子のコンダクタンスとの比で、ゲインが決定される
請求項５に記載のオペアンプ。
【請求項１】
入力端子に入力された電圧を反転して出力端子から出力する第１乃至第３の半導体素子を含むピークホールド回路であって、
前記第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、
前記第１の半導体素子の出力端子に、前記第２の半導体素子の入力端子と、前記第３の半導体素子の出力端子が接続され、
前記第２の半導体素子の出力端子に、前記第１の半導体素子乃至第３の半導体素子とは異なる構成とされている第４の半導体素子のゲートが接続され、
第４の半導体素子のドレインに、抵抗の一端、コンデンサの一端、前記第３の半導体素子の入力端子、および外部に信号を出力する出力端子が接続されている
ピークホールド回路。
【請求項２】
前記第１の半導体素子乃至第３の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）である
請求項１に記載のピークホールド回路。
【請求項３】
前記第４の半導体素子は、ＮＭＯＳまたはＰＭＯＳである
請求項１に記載のピークホールド回路。
【請求項４】
前記第１の半導体素子乃至第３の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされる
請求項１に記載のピークホールド回路。
【請求項５】
入力端子に入力された電圧を反転して出力端子から出力する半導体素子を複数備えるオペアンプであって、
第１の半導体素子の入力端子に、外部からの入力される信号を入力する端子が接続され、
前記第１の半導体素子の出力端子に、第２の半導体素子の入力端子が接続され、
前記第２の半導体素子の出力端子に、第３の半導体素子の入力端子が接続され、
前記第３の半導体素子の出力端子に、第４の半導体素子の入力端子と、外部に信号を出力する出力端子が接続され、
前記第４の半導体素子の出力端子に、前記第１の半導体素子の出力端子と、前記第２の半導体素子の入力端子が接続されている
オペアンプ。
【請求項６】
前記第１の半導体素子乃至第４の半導体素子は、一対のＰＭＯＳ（Positive Metal Oxide Semiconductor）とＮＭＯＳ（Negative Metal Oxide Semiconductor）とから構成されるＣＣＭＯＳ（Complementary Metal Oxide Semiconductor）である
請求項５に記載のピークホールド回路。
【請求項７】
前記第１の半導体素子乃至第４の半導体素子と同じ半導体素子を、偶数単位分だけさらに加えた構成とされる
請求項５に記載のピークホールド回路。
【請求項８】
コンダクタンスがそれぞれ異なる前記第１の半導体素子乃至第４の半導体素子で構成され、
前記第１の半導体素子のコンダクタンスと前記第４の半導体素子のコンダクタンスとの比で、ゲインが決定される
請求項５に記載のオペアンプ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１００２７８（Ｐ２００９−１００２７８Ａ）
【公開日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願番号】特願２００７−２７０１４７（Ｐ２００７−２７０１４７）
【出願日】平成１９年１０月１７日（２００７．１０．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年５月７日（２００９．５．７）
【国際特許分類】
【出願日】平成１９年１０月１７日（２００７．１０．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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