【課題】コンピュータシステムにおいて、待機状態の機能実行部（回路ブロック）の消費電力と、その機能実行部が処理したデータを記憶する、ＣＰＵに内蔵された揮発性記憶部の消費電力とを低減する省電力処理装置、および、その省電力処理装置によって実現される消費電力を低減する画像処理システムを提供する。
【解決手段】省電力処理装置は、制御部に制御されて、ジョブデータに対して所定の処理を実行する機能実行部と、機能実行部が処理したデータを記憶する揮発性記憶部と、前記機能実行部と前記揮発性記憶部との双方に電力を供給する供給先限定電源部とを備え、制御部は、ジョブデータが入力されなかったときに、複製記憶機能部を制御して、揮発性記憶部に記憶されたデータを、不揮発性記憶部に記憶させて、供給先限定電源部の電力供給機能を停止させる。 （もっと読む）

【課題】消費電力をより低減した車載用制御装置を提供する。
【解決手段】発信回路１５は、制御回路１０に動作クロック信号Ｃ１を供給するとともに、通信ドライバ１３にも動作クロック信号Ｃ１を供給し、電源回路１２から供給される動作電源電圧ＶＤＤによって動作する。電源回路１２に接続される電源線ＰＬにはスイッチ素子としてＰＮＰトランジスタ１１が介挿されており、ＰＮＰトランジスタ１１がオフすることにより、動作電源電圧ＶＤＤの供給が遮断され、発信回路１５は動作を停止する。この、ＰＮＰトランジスタ１１のオン／オフはラッチ回路１６によって制御される。 （もっと読む）

【課題】周波数を周期的に増減させた拡散クロック信号を用いてデータを受信する場合に生じ得る通信の不成立を未然に防止でき、確実にＥＭＩ低減効果を得ることができる受信機器及び画像形成装置を提供する。
【解決手段】拡散クロック信号に基づいて、複数のビットを含むフレーム単位でデータを受信する際、受信速度に基づいて受信すべきデータのビット当たりの受信時間を算出し、該ビット当たりの受信時間に応じて前記拡散クロック信号の変更周期を調整する。 （もっと読む）

【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）

【課題】ピーク電力の抑制が可能なクロック発生回路を提供すること。
【解決手段】基準クロック１１のエッジをカウントし所定のクロックサイクル数毎にタイミング信号を生成するカウンタ回路５と、所定のクロックサイクル数と等しいビット数を有するビットマップ情報１４ａを記憶するビットマップ回路４ａと、基準クロック１１からビットマップ情報１４ａが示す組み合わせでパルスを間引きして間欠するパルス列である間欠クロック１２ａを生成しタイミング信号に応じて出力する間欠クロック生成回路２ａと、所定のクロックサイクル数と等しいビット数を有するビットマップ情報１４ｂを記憶するビットマップ回路４ｂと、基準クロック１１からビットマップ情報１４ｂが示す組み合わせでパルスを間引きして間欠するパルス列である間欠クロック１２ｂを生成しタイミング信号に応じて出力する間欠クロック生成回路２ｂと、を有する。 （もっと読む）

【課題】ＩＥＥＥ８０２．３ａｚの規格も考慮して、大きな節電効果を得ること。
【解決手段】画像形成装置１は、ＰＨＹ９１と、ＭＡＣ９２と、ＭＡＣに接続され、受信した画像形成用データに基づいて画像形成に関する処理を行うＣＰＵ９３と、ＭＡＣがＰＨＹから画像形成用データを受信する際の受信クロックの供給を制御する通信クロック制御部９５と、ＣＰＵの処理クロックのクロック周波数を制御する処理クロック制御部９４と、を備え、ＩＥＥＥ８０２．３ａｚの規格に基づき、ＰＨＹとハブとの間で通信が所定時間行われなかった場合に、ＰＨＹは受信クロックを停止させることを知らせるＬＰＩ情報をＭＡＣに送信した後、受信クロックを停止させ、処理クロック制御部は、ＭＡＣがＰＨＹからＬＰＩ情報を受信した場合に、処理クロックを停止させる。 （もっと読む）

【課題】 多機能機の省電力化を実現すること。
【解決手段】 多機能機は、メインＣＰＵ３６と、サブＣＰＵ３８と、ＬＣＤ１８と、第１及び第２ＬＥＤ２０，２２とを備える。第１及び第２ＬＥＤ２０，２２は、スピード、リンク、及び、アクティビティを示す。処理状態７０及び待機状態７２では、第１及び第２ＬＥＤ２０，２２が出力可能状態にされる。ＬＣＤ１８の光源が消灯状態であるＬスリープ状態７４では、第１及び第２ＬＥＤ２０，２２が出力不可状態にされる。メインＣＰＵ３６に対するクロック供給が停止されている状態であるＤスリープ状態７６では、第１及び第２ＬＥＤ２０，２２が出力不可状態にされる。 （もっと読む）

【課題】ホスト装置からの要求性能に応じて消費電力を変化させることができるメモリシステムを提供すること。
【解決手段】ホスト装置２００からの書き込みデータを夫々記憶する、夫々個別にリード／ライトされる並列動作要素１ａ〜１ｄを備えるメモリ１と、複数の並列動作要素１ａ〜１ｄに対してリード／ライトを同時実行する制御部４と、ホスト装置２００からの要求性能を計測する要求性能計測部６と、を備え、制御部４は、要求性能計測部６が計測した要求性能に基づいて並列動作要素１ａ〜１ｄのリード／ライトの同時実行数を変化させる。 （もっと読む）

【課題】通信応答性能を向上させたマイクロコンピュータを提供する。
【解決手段】送信部４０と、ウェイクアップ要因を検出したときにウェイクアップ通知を出力する検出部５０と、検出部５０からのウェイクアップ通知をトリガとして時間計測を開始し、所定の応答時間経過後に、応答時間経過通知を出力するタイマ６０と、を備え、ＣＰＵ３０は、検出部５０から出力されるウェイクアップ通知を入力したときに、ウェイクアップ作動を開始し、タイマ６０から出力される応答時間経過通知を入力したときに、送信部４０に対する送信指令の送信を開始し、送信部４０は、タイマ６０から応答時間経過通知があった後、所定時間経過するまではサブ発振器２０からのクロック信号により作動し、応答時間経過通知があった後、サブ発振器２０が発振するクロック信号の１フレーム分の時間経過後はメイン発振器１０からのクロック信号により作動するマイクロコンピュータ１。 （もっと読む）