【課題】２点間の適切な経路を算出する。
【解決手段】前記対象形状を３次元空間において設定するとともに、前記２点Ｐ，Ｒの位置およびそれぞれの点の座標系ΣＰ，ΣＲを設定する（Ｓｔｅｐ１）。前記２点Ｐ，Ｒを結ぶ直線上において、座標系ΣＰ，ΣＲについての各軸同士の方向の差を内分して変化する座標系を設定して前記２点を結ぶ直線上の特定の一点を選択して、その点についての座標系に基づいて、前記対象形状の外側に１つのコントロールポイントＱを決定する（Ｓｔｅｐ３、４）。２点Ｐ，Ｒと、コントロールポイントＱで決定される平面と対象形状の交わる面内において、２点Ｐ，Ｒから対象形状の表面に向かう直線の接点を求める（Ｓｔｅｐ５）。求められた接点間の対象形状の表面に経由点を追加する（Ｓｔｅｐ６）。これによって、２点Ｐ，Ｒと前記２つの接点とを結ぶ直線および２つの接点間の経由点により経路を決定する。 （もっと読む）

【課題】直列に入力されるデータに対して、並列データに変換せずに、加算や乗算を施すことができる積和演算回路を提供する。
【解決手段】各ビット積和演算回路１０-0〜１０-3では、ＡＮＤ１０によってシリアル入力信号ＳＤＩと対応する桁の係数Ｃ０〜Ｃ3との乗算が行われ、これにデータ入力端子ＤＩから与えられる前段での演算結果が加算される。そして、ＦＦ１３で１クロック分だけ遅延され、これが桁上げ（２倍）動作となって、データ出力端子ＤＯから後段に出力される。縦続接続された積和演算回路１０-0〜１０-3で順次各桁の加算が行われ、その結果をクロック信号ＣＬＫに同期してシフトして後段へ出力することにより乗算が行われる。これにより、最終段のビット積和演算回路１０-0のデータ出力端子ＤＯから、ワード単位での積和演算結果である出力データＯＵＴが直列に出力される。 （もっと読む）

本発明は、最小値サンプリングを用いた信号復元装置および方法に関するものであって、より詳細には入力信号に対して最小値サンプリングを行う場合に発生するエイリアシング（Ａｌｉａｓｉｎｇ）によって信号復元時発生する劣化を効果的に防止できる最小値サンプリングを用いた信号復元装置および方法に関するものである。
本発明の実施形態による最小値サンプリングを用いた信号復元装置は、入力信号に対して最小値サンプリングを行うサンプリング部と、前記入力信号に対して所定のサンプル区間における最小値サンプリングによってサンプリングされたサンプル値が保存される保存部と、前記サンプル区間において前記サンプル値の位置を判断する位置判断部、および前記判断された位置に応じて前記保存されたサンプル値により、前記入力された信号を復元する復元部とを含む。
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【課題】一変数実区間多項式Ｆに対して、その実重複擬零点全体の集合ＭＺ_Ｒ(Ｆ)を決定する。
【解決手段】実数の閉区間で表される区間数を係数とする一変数実区間多項式〔実区間多項式Ｆ〕に対して、集合Ｚ決定手段が、実区間多項式Ｆのエッジ多項式について、その実重複擬零点〔エッジ多項式に属する多項式の実重複零点〕全体の集合Ｚを求める。そして、集合ＭＺ_Ｒ(Ｆ)決定手段が、実数全体の集合に対する集合Ｚの補集合における全ての実区間Ｊごとに、各実区間Ｊ上で任意に１点γを選択して、この点γを実重複零点とする多項式が実区間多項式Ｆに存在するか否かを判定し、これが存在する場合の点γを含む実区間Ｊと集合Ｚとの和集合をとったものを、実区間多項式Ｆの実重複擬零点〔実区間多項式Ｆに属する多項式の実重複零点〕全体の集合ＭＺ_Ｒ(Ｆ)とする。 （もっと読む）

【課題】ＦＰＧＡ等の論理集積回路上に簡易で高パーフォーマンスの演算用回路を構築することができるようにして、論理集積回路上における演算ロジックの省スペース化を図る。
【解決手段】コプロセッサ１内のデータ・メモリを、乗算結果格納用メモリ１９，２０と加算結果格納メモリ２１，２２とに分けて、加算器１５は、乗算結果格納用メモリ１９，２０に格納されたデータのうち２つのデータを加算し、乗算器１６は、加算結果格納用メモリ２１，２２に格納されたデータのうち２つのデータを乗算するようにしたことにより、加算処理と乗算処理とを並行して実行することができる。ここで、ディジタル信号処理においては、加算処理と乗算処理が交互に行われることが多いので、上記のように加算処理と乗算処理とを並行して実行することができるようにしたことにより、ＣＰＵコアをＦＰＧＡに組み込んだ場合と比べて、処理をより高速に実行できる。 （もっと読む）

【課題】浮動小数点数の演算（内積演算、総和演算）において、高精度の結果を算出すること。
【解決手段】本発明は、浮動小数点形式で表現された複数の被演算子の入力を受け付ける入力部１０４と、入力部１０４に入力されたデータを記憶する記憶部と、記憶部に記憶された複数の被演算子の加算処理において、各被演算子を整数配列を使用して表現し、整数配列の値どうしを加算し、加算した結果を浮動小数点数形式に変換する演算部と、演算部の演算結果を出力する出力部１０５と、を有することを特徴とする。また、入力部１０４は、内積演算におけるベクトルの乗算結果を被演算子として入力を受け付けることを特徴とする。 （もっと読む）

【課題】複数のノードの浮動小数点データの総和を計算するシステムにおいて、計算順序を守らなくても、総和計算処理に要する時間を短縮する。
【解決手段】各ノード（１０，１１，１２，１３）が、浮動小数点データを、リダクション機構（２２）に送り、リダクション機構（２２）は、指数部が最大値のグループと、２番目に最大値のグループのみの総和を演算し、指数部が最大値のグループの総和と、２番目に最大値のグループの総和同士を加算する。これにより、数値の計算順序に関係なく計算しても、計算結果の同一性を保証できる。 （もっと読む）

【課題】２次元空間に配置されたデータに対して、従来よりも少ないサイクル数で畳み込み演算によるフィルタ処理を行うことができる演算回路および演算方法を提供する。
【解決手段】本発明は、２次元空間に配置されたデータの畳み込み演算を行うものである。初期化サイクルにおいて積和レジスタを初期化し、その後、第１〜Ｎサイクルにかけて順に、２次元空間のＮ列×Ｎ行の範囲の１〜Ｎ列目のデータ値をデータレジスタに保持し、前処理回路の１番目の積和演算器の演算結果を後処理回路の１番目の積和レジスタに保持するとともに、前処理回路のｎ番目（ｎ＝２〜Ｎ）の積和演算器の演算結果と、前サイクルで後処理回路のｎ−１番目の積和レジスタに保持された値との積算値を、後処理回路のｎ番目の積和レジスタに保持する。これにより、Ｎ番目の積和レジスタから、２次元空間のＮ列×Ｎ行の範囲の中心に位置する第１の演算対象点の畳み込み演算結果を出力する。 （もっと読む）

【課題】プログラマブルロジックデバイスのための特殊処理ブロックを提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、個々の乗算を計算せずに両方の乗算の部分積を加算して、２つの乗算の合計を実行する基本処理ユニットを組み入れる。そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。特殊処理ブロックは、ブロックが様々なデジタル信号処理動作のために構成されることを可能にするために、ループバック機能とともに、入力および出力段を更に有する。 （もっと読む）

ディジタル信号プロセッサの設計と使用のための技術であり、通信（例えば、ＣＤＭＡ）システムにおける伝送を処理することを含む。変形ブース乗算システム及びプロセスは、被乗数、Ａ、と乗数、Ｂ、を決定する。Ｂについての基数−ｍ（例えば、基数−４）ブース・レコーディングは、“ｎ”個の乗算係数を生成する、ここで、整数“ｎ”は、乗数ビットの個数の半分を近似し、“ｎ”個の部分積は、Ａの乗数として該“ｎ”個の乗算係数を使用して生成される。その後、乗算ツリーが、基数−ｍブース・エンコーディングを使用して形成される。乗算ツリーは、乗算係数を生成するために関係する乗数ビットを含む。負の乗算係数の事象では、Ａの２の補集合は、Ａの第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の“１”を付けることにより形成される。それに加えて、乗算係数は、複数のステージにおいて削減されて、事前に決められた長さのサム成分とキャリー成分とを形成する。ＡｘＢの加法の逆は、Ａと−Ｂとの積を計算する新規な技術を使用することにより形成される。
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