多段パイプラインの対数演算を実行する方法およびＡＬＵについて記載される。一実施形態によれば、主関数が２個以上の副関数に分解される。パイプラインに関連付けられたメモリがパイプラインの各段階用に参照表を格納し、各々の表は、対応する副関数に基づいて生成された関数値を表し、ある段階に関連付けられた参照表は、少なくとも１個の他の段階に関連付けられた参照表（群）と異なる。各段階は、段階入力および対応する参照表に基づいて段階出力を計算する。各段階出力を組み合わせることにより、多段パイプラインは対数演算出力を出力する。
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動的に構成可能な論理ゲートは、第１の閾値基準信号を供給するように構成されたコントローラ（１１０）と、前記第１の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器（１１５）と、前記加算信号に非線形関数を適用するように構成されたカオス更新装置（１０５）と、第２の閾値基準信号と前記カオス更新装置（１０５）により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器（１２０）とを含む。論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する。
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【課題】 データ列内で、かつ、少ない冗長度で、ＤＳＶ制御が行えるようにする。
【解決手段】 ビット挿入部２１は、入力されたデータ列に、所定の間隔で、”０”のＤＳＶ制御ビットを挿入し、第１のデータ列を生成し、”１”のＤＳＶ制御ビットを挿入し、第２のデータ列を生成する。変調およびＮＲＺＩ化部２２は、２組のデータ列の変調とＮＲＺＩ化処理を行う。ＤＳＶ計算区間取り出し部２３は、ＤＳＶ計算区間を取り出し、取り出しされた区間における区間ＤＳＶが、区間ＤＳＶ計算部２５で計算される。累積ＤＳＶ計算およびＤＳＶビット決定部２６は、第１のデータ列の区間ＤＳＶと第２のデータ列の区間ＤＳＶをそれぞれ、それまでの累積ＤＳＶに加算し、加算値の絶対値が少ない方を、ＤＳＶ制御データ列決定部２４に選択させ、出力させる。 （もっと読む）

【目的】 小さいハードウエア構成で多様な処理を実行する。
【構成】 プログラマブル論理回路部は書換可能な素子により構成され、このプログラマブル論理回路部に接続されたメモリにはプログラマブル論理回路部の論理動作を変更するプログラムが保持され、制御回路部には、プログラマブル論理回路部との間でデータパス部を介して実行される通信によりそのプログラマブル論理回路部に前記メモリの内容を選択してロードさせる。
【効果】 周辺回路構成を使用直前または使用中でも動的に変更できる。演算速度が向上する。 （もっと読む）