【課題】
【解決手段】
本発明は、パックド・データおよびアンパックド・データに基づいて、論理比較および分岐のための命令をプロセッサに実行させるための方法および装置に関する。実施例において、プロセッサは、メモリに接続される。メモリは、第１のデータおよび第２のデータを格納する。プロセッサは、第１および第２のデータの論理比較を実行する。論理比較は、第１および第２のデータの各ビットに実行されてもよく、または特定のビットだけに実行されてもよい。少なくとも１つの実施例において、少なくとも、第１のデータはパックド・データエレメントを含む。論理比較はパックド・データエレメントの最上位ビットに実行される。論理比較は、第１および第２のデータの同じそれぞれのビットの比較を含む。更に、第１のデータのビットと第２のデータの対応ビットの補数との論理比較を含む。これらの比較に基づいて、分岐サポートが実行される。かかる分岐サポートは１つ以上のフラグの設定を含む。そして、それは分岐ユニットによって次々に利用されてもよい。あるいは、分岐サポートは、示された目的コード位置への分岐を含んでもよい。
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【課題】過渡遷移に基づく解析を困難とし、例えばＤＰＡ攻撃に対する耐性の高い演算構成を実現する。
【解決手段】論理回路を適用して入力ビットの非線形変換処理や線形変換処理などのデータ変換処理を行い、出力ビットを生成する演算装置において、論理回路に対する入力ビットの切り替え処理である入力ビット遷移処理を、論理回路の出力を固定値に維持したプリチャージ・フェーズにおいて実行させ、入力ビット遷移処理が終了した後、エバリュエーション・フェーズへ移行して、データ変換処理に基づく出力ビットの生成処理を行なわせる。本構成により、入力ビット遷移処理時に発生する過渡遷移に基づく解析を困難とすることが可能となる。本構成により、例えばＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）攻撃に対する耐性の高い演算装置が実現される。 （もっと読む）

【課題】演算処理能力を向上したデータ処理装置を提供する。
【解決手段】データ処理装置は、演算器（２１ａ）と、データ特徴判定回路（２１ｂ）とを具備する。演算器（２１ａ）は、複数のブロック（４１２／４１４、４２２／４２４）に分割された演算データ（４１、４２）を、ブロックの各々に含まれるサブブロック毎に所定の演算を行う。データ特徴判定回路（２１ｂ）は、ブロック（４１２／４１４、４２２／４２４）の各々に付加される特徴情報（４１１／４１３、４２１／４２３）に基づいて、演算されるブロック毎に演算器（２１ａ）の動作を制御する。 （もっと読む）

【課題】ＦＰＧＡ等の論理集積回路上に簡易で高パーフォーマンスの演算用回路を構築することができるようにして、論理集積回路上における演算ロジックの省スペース化を図る。
【解決手段】コプロセッサ１内のデータ・メモリを、乗算結果格納用メモリ１９，２０と加算結果格納メモリ２１，２２とに分けて、加算器１５は、乗算結果格納用メモリ１９，２０に格納されたデータのうち２つのデータを加算し、乗算器１６は、加算結果格納用メモリ２１，２２に格納されたデータのうち２つのデータを乗算するようにしたことにより、加算処理と乗算処理とを並行して実行することができる。ここで、ディジタル信号処理においては、加算処理と乗算処理が交互に行われることが多いので、上記のように加算処理と乗算処理とを並行して実行することができるようにしたことにより、ＣＰＵコアをＦＰＧＡに組み込んだ場合と比べて、処理をより高速に実行できる。 （もっと読む）

【課題】データの出力タイミングを制御可能な演算器を有する再構成可能な半導体装置を提供する。
【解決手段】供給されるコンフィギュレーションデータに応じて回路構成を再構成可能な演算器１０に、入力データを用いて処理を行うデータ処理部１１に加え、その処理結果を保持して出力データＤＯとして出力する出力データ保持部１３と、出力データが有効であるか否かを示す出力バリッド信号Ｓ３を出力する出力バリッド信号制御部１４を設け、出力バリッド信号の出力タイミングを制御することで、演算器外部に対する有効なデータの出力タイミングを任意に制御できるようにする。 （もっと読む）

【目的】リコンフィギュラブル回路の動作設定に必要なデータフローグラフを、従来の技術よりも更に小型化し、これによりリコンフィギュラブル回路の低消費電力化を図る。
【構成】
データフローグラフ処理部３１は、コンパイル部３０で生成されたデータフローグラフを、リコンフィギュラブル回路１２に最も適した形でマッピングできるようなデータフローグラフに最適化する。データフローグラフ処理部３１は、上段ノードから下段ノードへのデータ伝播のみしか行わない連続するスルーノードを削除し、その伝播されるデータが内部状態回路２０を介して上段ノードから下段ノードへ伝播されるよう、データフローグラフを変換する。
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【目的】
ＤＦＧをリコンフィギュラブル回路にマッピング可能な大きさに再構成すると共に、サブＤＦＧ間のデータ受渡しに必要なメモリの使用量を減らす。
【構成】
データフローグラフ処理部３１は、ＤＦＧ分割部６０、サブＤＦＧ最適化部６１、ＤＦＧ結合部６２を備える。ＤＦＧ分割部６０は、コンパイル部３０により生成されたＤＦＧを分割して複数のサブＤＦＧを生成する。サブＤＦＧ最適化部６１は、ＤＦＧ分割部６０で生成されたサブＤＦＧの最適化を行う。例えば、同一内容のデータが同じサブＤＦＧ内の複数ノードからメモリへ出力されるような場合があれば、これらの複数ノードからメモリの同一アドレスへデータが出力されるようにする。ＤＦＧ結合部６２は、サブＤＦＧ最適化部６１により最適化された複数のサブＤＦＧを結合したＤＦＧを生成する。
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【課題】回路規模の増大を抑制しつつ、大きなデータに対して繰り返し同じ処理を行うことに適した演算処理装置を提供する。
【解決手段】演算処理装置は、予め定められたアクセスパターンに基づいて、メモリにアクセスして、データを順次読み出すメモリアクセス回路と、前記メモリアクセス回路が読み出したデータを格納するための格納部であって、当該格納部の空き容量が無くなるまで、前記メモリアクセス回路が前記メモリからデータを順次読み出し、この読み出したデータが格納される、格納部と、前記格納部に格納されているデータを取得する、プロセッサと、を備えて構成されている。 （もっと読む）

【課題】ストリームプロセッサアーキテクチャにおいて、ストリームデータ処理を高速化する。
【解決手段】（ｎ−１）入力１出力のプロセッサの構成において、プロセッサに接続するｎ個のメモリのうち（ｎ−１）個をプロセッサの（ｎ−１）入力に接続し、１個のメモリを１出力に接続する。プロセッサの１プロセス毎にプロセッサとメモリとの接続を順次１メモリ毎に循環させて切替接続する。そのとき、１プロセス前に出力と接続していたメモリをプロセッサの第１番目の入力に接続し、順次メモリを第２〜（ｎ−２）番目の入力に順次切替接続して、第（ｎ−１）番目の入力に接続していたメモリをプロセッサの出力に切替接続するようにした。プロセッサの出力を順次複数ステップ分保持して１プロセス毎に複数分フィードバックして次のプロセスの入力にするようにして簡単に高速処理の計算機構成を実現することができる。 （もっと読む）

高速フーリエ変換（ＦＦＴ）を実行するための技法が、説明される。一部の態様においては、高速フーリエ変換を計算することは、メモリ（６１０）と、１つまたは複数のレジスタ（６５０）および無遅延パイプライン（６３０）を有する高速フーリエ変換エンジン（ＦＦＴｅ）と、を有する装置を用いて達成され、ＦＦＴｅは、メインメモリ（６１０）からのマルチポイント入力を受け取り、１つまたは複数のレジスタ（６５０）のうちの少なくとも１つに受け取られた入力を記憶し、そして無遅延パイプラインを使用して入力に対する高速フーリエ変換（ＦＦＴ）と逆高速フーリエ変換（ＩＦＦＴ）のいずれかまたは両方を計算するように、構成されている。
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