【課題】 パイプライン型に接続した複数のリコンフィギュラブル回路のそれぞれに、データを演算する実行回路を遅延無く構築することのできる半導体装置の提供。
【解決手段】 データ処理前に回路情報の幾つかを記憶し、データ処理時に規則信号に基づいて回路情報の一つを出力する回路情報制御部１０１と、その回路情報で実行回路を構築してデータを演算し演算結果を出力する演算器１００と、その演算結果を保持し次のサイクルで出力するデータレジスタ１０２と、規則信号を保持し次のサイクルで出力する制御レジスタ１０３とをそれぞれ備える複数の演算ユニット１０Ａ〜Ｅを直列に接続した演算パイプラインと、前記演算パイプラインの初段の演算ユニットへの規則信号とデータとを出力するよう制御するコントローラ１１とを備える。 （もっと読む）

【課題】処理負荷の高い処理を単位周期で平坦化することができ、かつアキュムレータ内のデータ待避を不要とすること。
【解決手段】入力データ記憶手段101と、係数データ記憶手段104と、入力データ記憶手段及び係数データ記憶手段から、読み出された入力データ及び係数データに基づいて演算処理する演算手段（103、105）と、演算手段の演算結果を保持する第１のアキュムレータレジスタ107と、制御手段102とを有する信号処理装置において、複数の処理ステップを有する処理負荷の高い処理専用の第２のアキュムレータレジスタ106を別設し、制御手段は、処理負荷の大きい処理に対して出力タイミングに応じて単位周期毎に前記複数の処理ステップ数を分散して割り当て、かつ第２のアキュムレータレジスタにより処理負荷の大きい処理に関する演算の途中結果を保持するように制御する。 （もっと読む）

【課題】回路規模を縮小し処理時間を短縮するリコンフィギュラブル回路への演算マッピング方法と、それを用いるリコンフィギュラブル回路を提供する。
【解決手段】それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路から構成される演算部と、前記複数の論理回路の間の接続関係を保持する接続部とを備えるリコンフィギュラブル回路に、所期の演算機能をマッピングする演算マッピング方法であって、所期の演算機能の入力の有効ビット数を判定する有効ビット数判定ステップと、有効ビット数判定ステップで判定された有効ビット数に基づいて、所期の演算機能をリコンフィギュラブル回路にマッピングするマッピングステップと、を備える。又は、所期の演算機能の入力の符号を判定する符号判定ステップと、符号判定ステップで判定された符号に基づいて、所期の演算機能をリコンフィギュラブル回路にマッピングするマッピングステップと、を備える。 （もっと読む）

【課題】リコンフィギュラブル回路に設定するデータフローグラフを生成する処理時間を短縮する。
【解決手段】リコンフィギュラブル回路１に所定の関数の動作を行わせるデータフローグラフを登録したＤＦＧライブラリ３７に登録された関数を、所期の処理機能の動作を記述したソースプログラム３６から抽出する登録関数抽出ステップと、ＤＦＧライブラリ３７に登録された関数以外のソースプログラム３６の処理をデータフローグラフに変換する変換ステップと、登録関数抽出ステップで抽出された関数のデータフローグラフを、ＤＦＧライブラリ３７から読み出すライブラリ読み出しステップと、変換ステップで変換したデータフローグラフと、ライブラリ読み出しステップで読み出したデータフローグラフとを結合して、リコンフィギュラブル回路１に所期の処理機能の動作を設定するために必要なデータフローグラフ３８を生成する結合ステップと、を備える。 （もっと読む）

【課題】 回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた処理
装置を提供する。
【解決手段】 本発明による処理装置１０は、１つの回路を分割した複数の分割
回路をリコンフィギュラブル回路１２上に順次構成し、ある分割回路の出力を次
の分割回路の入力にフィードバックして分割回路における演算処理を実行し、最
後に構成された分割回路から出力を取り出す。フィードバックパスとして、リコ
ンフィギュラブル回路１２の出力をその入力に接続する経路部２４を形成する。
分割回路を順次構成することによって、全体として１つの回路を実現できる。 （もっと読む）

パックされたハーフワード加算および減算演算が、レジスタファイル（１９）の指定されたソースレジスタ（ＲＥＧＡ，ＲＥＧＢ）の指定された上部（＿Ｔ）または下部（＿Ｂ）ハーフワード位置から得られるハーフワードオペランドに対して並行して行なわれる。このような演算の和および差の結果は、指定された宛先レジスタ（ＤＳＴ＿ＲＥＧ）の上部および下部ハーフワード位置のそれぞれへとパックされる。マイクロプロセッサは、加算演算または減算演算のいずれかを選択されたハーフワードオペランド（ＯＰ Ｂ Ｔ，ＯＰ＿Ａ＿Ｔ，ＯＰ＿Ｂ＿Ｂ，ＯＰ＿ＡＢ）に対して行なうよう独立して選択可能な（ＡＤＤＳＵＢ＿ＣＴＬ＿Ｔ，ＡＤＤＳＵＢ ＣＴＬ Ｂ）別個のハーフワード加算器（１３，１５）に選択的に分割され得る加算器回路網を有する算術論理ユニット（ＡＬＵ１１）を含む。ＡＬＵのハーフワード加算器は、上部および下部ハーフワード位置の中から選択を行なうマルチプレクサ（２１−２６）の組を介してソースレジスタからオペランドにアクセスする。和および差の結果に対する２等分および飽和修正を伴う演算も与えられ得る。
（もっと読む）

【課題】プログラマブルロジックデバイスのための特殊処理ブロックを提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、個々の乗算を計算せずに両方の乗算の部分積を加算して、２つの乗算の合計を実行する基本処理ユニットを組み入れる。そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。特殊処理ブロックは、ブロックが様々なデジタル信号処理動作のために構成されることを可能にするために、ループバック機能とともに、入力および出力段を更に有する。 （もっと読む）

本発明の種々の実施形態は、計算クラスタノード(1401〜1404)間で高速、広帯域幅の相互接続を提供するフォトニック相互接続ベースの計算クラスタ(1200)を対象とする。本発明の一実施形態では、計算クラスタ(1200)は、光信号内の別個の周波数チャネルを一組のノード(1401〜1404)内の各ノードに伝送する１つ又は複数の光伝送経路(1210、1212、1216〜1219)を有するフォトニック相互接続を含む。計算クラスタ(1200)は１つ又は複数のフォトニック相互接続ベースのライタ(1500)を含み、各ライタは１つの特定のノードに関連付けられ、各ライタは、ノードによって生成される情報を、別個の周波数チャネルのうちの１つの中に符号化する。スイッチ機構は、別個の周波数チャネル内に符号化されている情報を、計算クラスタ内の１つ又は複数のノードに送る。また、計算クラスタは、１つ又は複数のフォトニック相互接続ベースのリーダ(1550)を含み、各リーダは１つの特定のノードに関連付けられ、各リーダは処理用ノードに向けられる、別個の周波数チャネル内に符号化された情報を抽出する。 （もっと読む）

【課題】再構成デバイスの利用時に、回路面積の小型化、スループットの向上あるいは低消費電力化等の各種の要求項目を実現することが可能な情報処理装置及び再構成デバイスの利用方法を提供する。
【解決手段】再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードを生成してメモリへ格納しておく。再構成デバイスの動作時、異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて再構成デバイスに実行させる適切な回路を選択し、該選択した回路に対応するコンフィグレーションコードをメモリから再構成デバイスへロードする。再構成デバイスは、コンフィグレーションコードのロードが完了した段階で、選択された回路による入力データへの処理を開始する。 （もっと読む）

【課題】回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路から構成される演算部と、前記複数の論理回路の間の接続関係を保持する接続部と、を備えるリコンフィギュラブル回路１を含む処理装置において、前記論理回路で使用するデータを格納するメモリ５と、メモリ５に格納するデータのビット数がメモリ５の１アドレスで指定されるメモリワードのビット数を超える場合、データをメモリワードのビット数を有する複数の部分に分けて、複数の前記メモリワードに格納する分割格納手段と、前記分割格納手段で複数のメモリワードに分割されて格納されたデータを、該複数のメモリワードから読み出すときに、元のビット数のデータに復元する連結読み出し手段と、を備える。 （もっと読む）