【課題】こパイプライン化による高速化が不可能なフィードバックループをもったアルゴリズムを高速に演算する。
【解決手段】分岐と演算を含み、分岐条件の組み合わせによりｎ本のパスを通りうるアルゴリズムを複数回繰り返すことで、変数に対し繰り返し演算を実行するとき、初期値入力回路５００から投入した初期値について、候補演算部１００で前記アルゴリズムのｎ本のパスのそれぞれを通過した場合のｎ通りの演算を行い、該演算結果のうちの１つを選択部２００で前記アルゴリズムの分岐条件を出力する分岐条件演算部４００により選択し、該選択した演算結果についてＤフリップフロップ３００で１クロック分遅延させてから、初期値入力回路５００を経由して候補演算部１００に入力させ、前記アルゴリズムのｎ本のそれぞれを通過した場合のｎ通りの演算を再度繰り返す。 （もっと読む）

【課題】ツリー構造を備えた画像処理を再構成可能なデバイスにより実行する。
【解決手段】回路を再構成可能なＰＥマトリクス１０と、ＰＥの接続情報を含むコンフィグレーションデータ１８を出力する制御ユニット２ａとを有するデータ処理装置５０を提供する。この装置５０の接続情報ライブラリ５５には、データの入出力を伴う複数の処理のそれぞれについて、第１のＲＡＭエレメントを入力対象とし、第２のＲＡＭエレメントを出力対象とする第１の処理回路を構成するための第１の接続情報と、第２のＲＡＭエレメントを入力対象とし、第１のＲＡＭエレメントを出力対象とする第２の処理回路を構成するための第２の接続情報とが格納され、制御ユニット２ａは、複数の処理を順番に実行するために、先の処理において出力対象となったＲＡＭエレメントを入力対象とする接続情報を選択しコンフィグレーションデータ１８を出力する。 （もっと読む）

【課題】論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の低下を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
【解決手段】構成情報に応じて係数入力Ｃ０Ｉ〜ＣｋＩを選択する第１の選択装置１１と、構成情報に応じてデータ入力Ｄ０Ｉ〜ＤｍＩを選択する第２の選択装置１２と、第１，第２の選択装置の出力信号を入力として、構成情報に応じた論理演算を行うＡＬＵ１４と、第１，第２の選択装置の出力信号を入力として構成情報に応じた演算を行うＭＡＣ１５と、構成情報に応じてＡＬＵ１４とＭＡＣ１５の出力信号のいずれかを選択する第４の選択装置１６とを設け、複数の構成情報を保持可能な複数の記憶領域を含み、再構成のための構成情報を一に記憶領域に書き込み、構成情報は他の記憶領域にシフトされる。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができ、小さなチップ占有面積で可変論理機能を実現可能な半導体とする。
【解決手段】可変論理機能を実現するためにそれぞれ記憶回路（２０）と制御回路（２１）を有する複数の機能再構成セルを備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルの記憶情報によって自律的に制御する。前記制御回路は、第１動作モードではインタフェース制御回路から供給されるアドレス情報に基づいて前記データフィールド（２７＿Ｄ）と制御フィールド（２７＿Ｃ）をランダムアクセス可能とし、第２動作モードでは前記データフィールドと一緒にリードされた制御フィールドからの制御情報（ＤＡＴ＿Ｃ）を帰還入力し、入力したロジック制御情報に従ってデータフィールド及び制御フィールドのリードアドレスを順次更新する動作を繰り返してロジック動作を可能とする。 （もっと読む）

【課題】再構成演算回路にて構成情報バスとスキャンチェーンを共用する場合に必要であったデータｒｅｇに記憶させるためのダミーデータに係る記憶容量を削減する。
【解決手段】再構成演算ブロック２０１０内のスキャンチェーンを構成する複数のデータｒｅｇと構成ｒｅｇにデータを記憶させる場合に、ｒｅｇ設定データ選択手段３４００が、ｒｅｇ分類管理手段１１００に記憶されたスキャンチェーン上におけるレジスタの種類と接続順序を示す情報に基づいて、ｒｅｇ設定データ記憶手段３０００が保持する各構成ｒｅｇに対応する値と、データｒｅｇデータ生成手段４０００が生成する一の初期値とのいずれかを選択し、スキャン・再構成制御手段１０００の制御により、順次、スキャンチェーンに対して入力する。そして、順次、スキャンチェーン上の各レジスタが、記憶内容をスキャンチェーンにおける次レジスタにシフトする。 （もっと読む）

【課題】 ビットスライス構造を持たせて任意のビット幅のプロセッサを動的に再構成する。
【解決手段】 構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。 （もっと読む）

【課題】データの書き込みに要する処理時間を大幅に削減する。
【解決手段】レジスタＲｅｇ＿０〜Ｒｅｇ＿２５５に、それぞれマルチプレクサＭ_０〜Ｍ_２５５を介してコントロール信号を中継するとともに、各マルチプレクサＭ_０〜Ｍ_２５５に、それぞれフラグデータレジスタ２５０〜２５７に格納した各フラグｆ_０〜ｆ_２５５を選択制御信号として入力する。メモリＭ０の２以上のレジスタに同一のデータを書き込む際には、書込み対象のレジスタに対応するフラグを「１」とするフラグデータをフラグデータレジスタ２５０〜２５７に格納した後に、書込み対象のデータを送信する。このデータと同時に送信されたコントロール信号は、一括ライトデータポート２４から全てのマルチプレクサＭ_０〜Ｍ_２５５に与えられるが、フラグデータレジスタから「１」の選択制御信号が入力されたマルチプレクサのみが、対応するレジスタにコントロール信号を中継する。 （もっと読む）

【課題】トライステイトドライバステージを使用するルックアップテーブルを有し、マルティプレクサを使用する従来のルックアップテーブルを有するものと比較して速度を増加し、電力消費とレイアウト面積を減少するプログラマブルロジックデバイスを提供する。
【解決手段】プログラマブルロジックデバイスであって、構成ビット入力を有するルックアップテーブルを含み、上記ルックアップテーブルの第１ステージが構成ビット入力を受信するように接続されたトライステートバッファと、１個以上の選択信号を受信し、上記第１ステージによって１個以上の上記構成ビット入力が選択されるように上記トライステートバッファを制御するように接続されたデコーダから成るものである、プログラマブルロジックデバイス。 （もっと読む）

【課題】本発明は、動的に回路構造を変更できるプロセッシングエレメント及びそれを備えたリコンフィギャラブル回路に関し、半導体チップ内の占有面積を低減できるプロセッシングエレメントと、チップサイズの小型化を図ることができ、高速動作が可能なリコンフィギャラブル回路とを提供することを目的とする。
【解決手段】プロセッシングエレメント７は、直列に接続されたｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの最終段レジスタ３Ｒｎの出力端子が初段レジスタ３Ｒ１の入力端子に接続されて、クロック信号に同期してｎ段のレジスタ３Ｒ１〜３Ｒｎ間で保持データとしての係数ａ０１〜ａ０ｎをローテーションするシフトレジスタ３と、ｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの使用段数を決定する段数決定回路４とを有している。 （もっと読む）

【課題】パスの構成の変更に伴って生じるグリッチの発生及び伝播を低減して、消費電力を削減する。
【解決手段】複数のプロセッサエレメントを備え、プロセッサエレメント間のデータ送受に係るパスの構成をクロックサイクル毎に変更することが可能なアレイ型プロセッサであって、各プロセッサエレメントは、パスの構成に係る構成情報指示信号を記憶する構成情報メモリ１１と、クロックサイクル毎に構成情報メモリ１１から出力される構成情報指示信号Ｐｉｎのタイミングを調整する遅延調整回路１２と、タイミングが調整された構成情報指示信号Ｐｏｕｔに基づいて他のプロセッサエレメント（ＰＥ）または機能ユニット（レジスタファイルユニット１４および演算器１５）とのパスを変更する配線接続回路１３と、を備える。 （もっと読む）