【課題】パイプライン演算器の構成と演算要素間の関係がある特定のものであるとき、演算要素を前段のパイプラインステージに移設することにより、演算機能の等価性を保ちつつ動作速度を向上する。
【解決手段】前段のパイプラインステージにある演算要素の入力部分に後段のパイプラインステージから演算要素を移設するときに、前記入力部分の入力数に応じて移設対象を複製し、また後段のパイプラインステージ数が複数あるときには、移設先演算要素を複製してパイプライン構造の組み替えを行い機能の等価性を確保しつつ高速化を果たす。 （もっと読む）

一実施形態では、本発明は、プロセッサ機構に対応するオーバーライドレジスタのエントリを、そのプロセッサ機構に対するプロセッサ構成設定をオーバーライドするようにセットし、そのエントリを使用してプロセッサ機構に対するプロセッサ構成設定をオーバーライドする方法を含む。エントリを、たとえばユーザレベルアプリケーションでセットしてもよい。 （もっと読む）

【課題】
プログラマブルＬＳＩは、その内部論理をコンフィグレーションにより設定する必要があるが、プログラマブルＬＳＩのコンフィグレーションｉ／ｆはデバイス毎に固有であるため、そのｉ／ｆに適合したコンフィグレーション制御が必要である。既存技術において、機能を損なうことなくコンフィグレーションを制御するには、ＬＳＩの外部にコンフィグレーション制御論理が必要である。
【解決手段】
専用ＲＯＭを用いた簡易コンフィグレーションによりプログラマブルＬＳＩのプログラマブル領域にコンフィグレーション制御論理を設定し、このコンフィグレーション制御論理がプログラマブルＬＳＩのコンフィグレーションｉ／ｆを通してプログラマブル領域に所望の論理を設定する。 （もっと読む）

【課題】 複数のリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】 本発明の処理装置１００は、機能の変更が可能なリコンフィギュラブル回路１２を有する複数のリコンフィギュラブルユニット１０を備える。リコンフィギュラブルユニット１０は、他のリコンフィギュラブルユニットから出力されたデータを記憶するＲＡＭ６４と、ＲＡＭの動作制御を実行する制御部とを有し、ＲＡＭは、制御部による指示に基づいて、他のリコンフィギュラブルユニットから出力されたデータの中から、自身のリコンフィギュラブル回路において必要な有効データの書込を実行する。ＲＡＭは、他のリコンフィギュラブルユニットからの出力を時分割に書き込む。 （もっと読む）

本発明は、複数のインデックスベクトルを記憶するための第１のメモリ手段と処理手段とを備える少なくとも一つの機能的なベクトルプロセッサユニットを有するベクトルプロセッサアーキテクチャを備えるマイクロプロセッサデバイスであって、上記機能的なベクトルプロセッサユニットは、処理命令と処理されるべき少なくとも一つの入力ベクトルとを受け取るように構成されており、上記第１のメモリ手段は、上記処理命令に従って上記複数のインデックスベクトルのうちの一つを上記処理手段に対して与えるように構成されており、上記処理手段は、与えられた一つのインデックスベクトルに従って再配置される少なくとも一つの入力ベクトルの要素を有する少なくとも一つの出力ベクトルを上記命令に応じて生成するように構成されている、マイクロプロセッサデバイスに関する。上記機能的なベクトルプロセッサユニットは、処理された上記インデックスベクトルに従って上記少なくとも一つの出力ベクトルを生成する前にパラメータを受け取るとともに上記パラメータに応じて上記一つのインデックスベクトルの要素を処理するように構成されている前処理手段を更に備えている。本発明は、さらに、そのような機能的なベクトルプロセッサユニットによりベクトルを処理する方法に関する。
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ループ本体の連続的反復の中で入力値を処理し出力値を生成するループ本体を含み、出力値がループ本体に結合される循環ノードによって捉えられ、さらに、ループ本体に結合される、最終のループ反復を判断するループ有効ノードと、循環ノードに結合される出力値記憶ノードとを含み、出力値記憶ノードが、ループ有効ノードが最終のループ反復が起こったと判断した後生成される出力値を無視する、制御フローデータフローグラフのパイプライン化されたループ構造。さらに、ループ本体の連続的反復の中で入力値を処理して出力値を生成するループ本体を含み、出力値がループ本体に結合される循環ノードによって捉えられ、さらに、循環ノードに結合されるループドライバノードを含み、ループドライバノードがループ本体の各反復に対して周期を設定する、制御フローデータフローグラフのパイプライン化されたループ構造。 （もっと読む）

コンピュータ装置は、入力側で第１のクロスバースイッチングユニット（１）が前置されるとともに第２のクロスバースイッチングユニット（３）が後置された構造化可能なＲＡＭユニット（２）を備えたＲＡＭベースの主要部分（Ｈｔ）を含む。第１のクロスバースイッチングユニット（１）からアドレス信号（１８、１３）がＲＡＭユニット（２）ないし第２のクロスバースイッチングユニット（３）に供給され、出力側の信号（１０）から第１のクロスバースイッチングユニット（１）へフィードバックされ、さらに出力される。特に主要部分（Ｈｔ）のコンフィギュアラブルな進行制御のための追加の制御部分（Ｓｔ）は、第１及び第２のクロスバースイッチングユニット（１ないし３）に対するカウンタ状態信号（１２）を生成するために、第１のクロスバースイッチングユニット（１）と一緒に刻時されるカウンタユニット（４）を含む。このコンピュータ装置は、特にグローバルセルオートマトン（ＧＣＡ）を組み込むのに適している。
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【課題】集積回路内では独立して制御可能なドメインは、ドメイン間で発生する処理中のトランザクションを完了できないかも知れない。
【解決手段】各ドメインは、トランザクションレベル状態マシン２０，２２を備え、これは他のドメイン内の状態マシンの状態に応じ、またこれが他のドメインは通信する能力がないことを示す時、デフォルト動作をトリガし、所定のトランザクションプロトコルが破壊されないことを保証する。 （もっと読む）

【課題】 利用者が要求する消費電力及び動作速度等の性能を効果的に実現可能なデータ処理装置を提供する。
【解決手段】 複数の入力データＤ１〜Ｄ４のいずれかを選択する条件データＣＮの各ビットを優先度付けし、優先度付けされた条件データＣＮに基づいて複数の入力データＤ１〜Ｄ４のいずれかを選択するプライオリティエンコーダ２３２ａ、及びプライオリティエンコーダの出力データを受け取る出力制御回路２３４ａを備える。 （もっと読む）

到着するパケットデータで決定性有限オートマトン（ＤＦＡ）グラフをリアルタイムで走査するプロセッサ１１０を提供する。プロセッサは、少なくとも１つのプロセッサコア１２０と、この少なくとも１つのプロセッサコア１２０と非同期に動作するＤＦＡモジュール１３４とを有し、キャッシュコヒーレントメモリ１３０，１０８に格納されたパケットデータでノンキャッシュメモリ１１８に格納された少なくとも１つのＤＦＡグラフを走査する。 （もっと読む）