【課題】半導体集積回路におけるパッドの配置の自由度を増加させること。
【解決手段】本発明の一態様に係る半導体集積回路は、半導体チップ１００に形成されたＩ／Ｏバッファ１０２と、単層パッド１０３と、多層パッド１０４とを備える。単層パッド１０３は、Ｉ／Ｏバッファ１０２上に形成されている。多層パッド１０４は、Ｉ／Ｏバッファ１０２上に形成され、単層パッド１０３と分離して設けられている。単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はプロービングとボンディングが行われるパッドである。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。
【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。 （もっと読む）

【課題】半導体集積回路の適切な電源配線レイアウトを容易かつ短期間で実現すること。
【解決手段】設計支援装置４００は、レイアウトデータの中から抽出部４０１により隣接しあうマクロの組み合わせを抽出し、レイアウトデータに含まれているＲＯＷ領域の中から、抽出された組み合わせを構成するマクロ間の領域を特定部４０２により特定する。特定されたＲＯＷ領域から上方の投影領域内において、最下層よりも上の特定の配線層の電源配線を検出部４０３により検出する。挿入した電源配線を伸張したときにマクロが重複するか否かを判断部４０５により判断する。重複しないと判断されると接続部４０６により挿入した電源配線と上位層電源配線を接続する。そして、特定の配線層の電源配線が検出されなかった領域と電源配線を挿入・接続したレイアウトデータを出力部４０７により出力する。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。
【解決手段】Ｉ／Ｏ部５において、トランジスタ８は、半導体チップの周辺部に最も近い位置にレイアウトされている。このトランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。これにより、パッド２からトランジスタ９のドレインまでを同じノードとすることができるので、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングする。
【解決手段】ＭＯＳ型可変容量素子は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第２導電型の第１の拡散領域と、前記ウェル領域内に形成された第２導電型の第２の拡散領域と、電圧供給端子と、基板引き出し端子と、ウェル引き出し端子と、単位ＭＯＳ可変容量部と、を備える。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておく。 （もっと読む）