集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【解決手段】半導体基板の活性領域１０２、第１ゲート１１４、前記活性領域に形成され、前記第１ゲートに隣接した第１領域に設置された第１ソース１１６、及び前記活性領域に形成され、前記第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む前記活性領域に設置された電界効果トランジスタ１０８、及び前記第１ドレインに隣接して設置された分離ゲート１４０、及び前記活性領域に形成され、前記分離ゲートに隣接して設置されて、それと前記第１ドレインが前記分離ゲートの異なる側に位置する分離ソース１４２を含む前記活性領域に設置された分離構造を含む集積回路。 （もっと読む）

【課題】トランジスタ対を有する半導体装置において、回路面積の増大を抑えつつ、対をなすトランジスタの特性のアンバランスを抑制する。
【解決手段】トランジスタ１ａ，１ｂは活性領域パターンが互いに同一である領域Ａ１ａ，Ａ１ｂを有し、トランジスタ２ａ，２ｂは活性領域パターンが互いに同一である領域Ａ２ａ，Ａ２ｂを有する。トランジスタ２ａ，２ｂの活性領域１３ａ，１３ｂは、チャネル長方向の長さがトランジスタ１ａ，１ｂの活性領域１１ａ，１１ｂよりも長く、領域Ａ２ａ，Ａ２ｂは領域Ａ１ａ，Ａ１ｂよりもチャネル長方向の幅が狭い。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】半導体のレイアウトパターンのシミュレーションモデルの精度を適切に検証する技術を提供する。
【解決手段】半導体装置のパターンの設計データに基づいて、複数のリソグラフィシミュレーションモデルを用いたシミュレーションを実行することにより複数のシミュレーションパターンを生成する。半導体装置のパターンに対して、２以上の指定領域と、それらの指定領域の各々に対して互いに異なる重みとを指定する。複数のシミュレーションパターンの各々について半導体装置の実パターンとのずれの重み付け平均値を算出する。 （もっと読む）

【課題】レーザフューズを積層することなくフューズの設置面積の増大を抑制することのできる半導体装置を提供する。
【解決手段】積層フューズユニット１００は、トレンチキャパシタ１１の側壁に形成されたキャパシタ絶縁膜１７がフューズとして機能するディープトレンチ型電気フューズ１の上方に、Ｐ^＋領域１２、２１およびゲート電極２４を有するＭＯＳＦＥＴのゲート酸化膜２７がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されている。 （もっと読む）

【課題】電力管理回路を備える回路のための高速シミュレーション方法を提供する。
【解決手段】本発明の高速シミュレーション手法は、集積回路の電力供給モジュールの出力ノードを理想電力ノードとして指定し、電力供給モジュールをファンインブロックに指定し、電力ノードに接続された全ブロックをファンアウトブロックに指定する。集積回路のＤＣを初期化し、各時間ステップにて過渡的なシミュレーションを実施する間に、ファンアウトブロックの相互関係を決定し、各ファンアウトブロックのセンシティビティモデルを計算する。電力ノードは理想電力ノードとして指定されるため、各ファンアウトブロックのセンシティビティモデルの結果を電力ノードの総負荷に非同期的に追加できる。総負荷をファンインブロックのために計算された行列にロードし、シミュレーション波形ポイントを出力する。 （もっと読む）

【課題】デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域１２ｂ，１２ｃとに分離し、抵抗容量素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置する。 （もっと読む）

【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。 （もっと読む）