【課題】半導体装置の回路特性の微調整に必要なトリミング情報を高精度に取得できると共に、測定時間の増大を防ぐことができるようにする。
【解決手段】半導体装置は、複数の被評価素子（ＴＥＧ）２と、複数の被評価素子２のそれぞれに印加される電流値又は電圧値をモニタするモニタ用素子４と、複数の被評価素子２のそれぞれの一端と接続された複数の第１の電極パッド１と、モニタ用素子４の一端と接続された第２の電極パッド３とを有している。複数の被評価素子２のそれぞれの他端は、モニタ用素子４の他端と共通に接続されている。 （もっと読む）

【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】モデルの特性のたわみが無くなるようなモデルパラメータの抽出を実行する。
【解決手段】ビンニング処理を実行するビンニング処理部（１８）と、ビンニング処理によって構成される複数のビンに対応してモデルパラメータを抽出するモデルパラメータ抽出部（１１）とを具備するモデルパラメータ抽出装置（１）を構成する。モデルパラメータ抽出部（１１）は、対象ビンの第１端部（Ａ）に対応する第１モデルパラメータ（Ｐ２Ａ）を抽出する。そして、対象ビンの第２端部（Ｂ）に対応する第２モデルパラメータ（Ｐ２Ｂ）の候補（Ｐ２Ｂ’）を、第１モデルパラメータ（Ｐ２Ａ）に基づいて設定する。第１モデルパラメータ（Ｐ２Ａ）と第２モデルパラメータの候補（Ｐ２Ｂ’）とに基づいて半導体デバイスの電気的特性を示す有限曲線の始点側傾斜と終点側傾斜とを特定し、それらの比較結果に基づいて、第２モデルパラメータ（Ｐ２Ｂ）を抽出する。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】 テストの容易化が図られた半導体集積回路を提供する。
【解決手段】 組み合わせ論理回路２２を構成する第１の組み合わせ論理回路２２＿１と第２の組み合わせ論理回路２２＿２との間に、第１，第２のラッチ４１，４２とアンドゲート４３とオアゲート４４とからなるスルーモード付きラッチ４０を備える。スルーモード付きラッチ４０は、通常動作時には第１の組み合わせ論理回路２２＿１から入力されたデータをスルーして第２の組み合わせ論理回路２２＿２に出力し、テスト動作時にはスキャンチェーンを構成する。 （もっと読む）

【課題】周辺回路にストレスを与えずに選択したアンチヒューズ素子を確実に導通させることのできる半導体装置を提供する。
【解決手段】アンチヒューズ素子（Ｍａｆ）を含み、第一及び第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置であって、ソースが第三の電源（ＶＰＰＳＶ）に、ゲートが制御ノード（ＡＦＣＴＬ）に接続されたドライバトランジスタ（ＰＨ０）と、一端がドライバトランジスタのドレインに他端が第四の電源（ＶＢＢＳＶ）に接続されたアンチヒューズ素子と、第一及び第二の電源に接続され、アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、第三及び第四の電源の電圧を、第一の電源と第二の電源との電圧範囲外の電圧としてアンチヒューズ素子を導通させる。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができ、可変論理に対する機能設定の負担を部分的に軽減する。
【解決手段】可変論理機能を実現するために記憶回路と制御回路を有する機能再構成セルを複数個備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルそれ自体で自律的に制御する。前記制御回路は記憶回路のデータフィールド及び制御フィールドから同期的に読み出された情報を帰還入力し、制御フィールドからの帰還入力情報に基づいて、データフィールドからの帰還入力情報又は別の情報をデータフィールド及び制御フィールドを次に同期的に読み出し制御するためのアドレス情報とする。更に演算回路を備え、演算回路は、記憶回路の前記データフィールドから出力される演算制御データをデコードして演算を行う。 （もっと読む）

【課題】シミュレーション結果に基づいて不良部分を検出する手法を用いた場合であっても、端子の位置を固定したまま配置配線データの修正を可能とする。
【解決手段】プリミティブセル群と前記プリミティブセル群に接続される接続配線との位置を示す配置配線データに基づいて、マスクに描かれるマスクパターンを示すマスクデータを取得し、前記マスクデータに基づいて前記マスクパターンの位置を検証し、エラー部分を検出する検証手段と、前記エラー部分に基づいて修正ヒント情報を生成し、前記配置配線データを修正する配置配線手段に対して前記修正ヒント情報を通知する修正ヒント作成手段とを具備し、前記修正ヒント作成手段は、前記プリミティブセル群に含まれる端子群の位置を示す端子情報を取得し、前記端子情報に基づいて、前記端子の位置が前記配置配線手段により変更されないように、前記修正ヒント情報を生成する。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部（１０２，１０４）と、ＩＣの金属層に形成された第２の複数の導電性交差部（１０８，１１０）とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。
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【課題】機能を柔軟に制御可能なアナログの機能ＩＣを提供する。
【解決手段】アナログブロック１０は、所定のアナログ信号処理を実行する。デジタルブロック２０は、再構成可能に構成され、所定のデジタル信号処理を実行してアナログブロック１０を制御する。ＦｅＲＡＭ３０は、デジタルブロック２０の回路構成のコンフィギュレーションデータを格納する。機能ＩＣ１００は、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、アナログブロック１０の動作状態が、デジタルブロック２０の構成状態に応じて変更可能である。 （もっと読む）