【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ_２Ｏ_３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ_２Ｏ_３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。 （もっと読む）

【課題】意図的に導入された実験箇所を含む半導体集積回路装置のレイアウトデータから本来の欠陥のみを抽出する検証装置を提供すること。
【解決手段】検証装置は、設計者により意図的に導入された実験箇所を含む半導体集積回路のレイアウトデータを検証する装置であって、半導体集積回路に対する設計基準および実験箇所を含む１または２以上の検証ルールを生成する検証ルール生成部と、検証ルールに含まれる実験箇所を検証の対象から除外したレイアウトデータを検証ルールのそれぞれについて生成するレイアウトデータ生成部と、実験箇所を検証の対象から除外したレイアウトデータにおいて設計基準を満たさない箇所である欠陥を検証ルールのそれぞれについて抽出する欠陥抽出部とを備える。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。 （もっと読む）

【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】ショートする箇所を特定することができ、ショート化電圧を高精度に制御することができ、製造コストを低減することができる、アンチヒューズ素子及びその製造方法を提供する。
【解決手段】（ａ）対向する少なくとも一対の電極膜１５，１７と、（ｂ）一対の電極膜１５，１７の間に配置された絶縁体膜１６と、（ｃ）一対の電極膜１５，１７及び絶縁体膜１６を支持する基板１２とを備える。膜厚方向から透視したときに、少なくとも一方の電極膜１７には先端が尖った角部１７ａが形成され、角部１７ａは他方の電極膜１５に重なっている。電極膜１５，１７間に電圧が印加されたときに一方の電極膜１７の角部１７ａの先端付近で電界が集中し、ショートに至る箇所を角部１７ａの先端付近に限定することができる。 （もっと読む）

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。 （もっと読む）