【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】配線レイアウトのパターン形状に依存した効果をＬＰＥに容易に取込む。
【解決手段】半導体集積回路の設計支援装置は、図形演算機能を有する第１の情報処理部１１０と、第２の情報処理部１２０とを備える。第１の情報処理部１１０は、レイアウト情報に含まれる各配線層のレイアウトパターンに対して図形演算を施すことによって、予め定める特定形状の配線パターンを抽出する。第２の情報処理部１２０は、製造プロセスに依存した配線または配線層間の絶縁層の厚みの設計値からのずれの大きさを、レイアウト情報から抽出した配線幅および配線密度の情報と、抽出された特定形状の配線パターンに関する情報とに基づいて予測する。そして、第２の情報処理部１２０は、予測した設計値からのずれの大きさを取り入れた配線および配線層間の絶縁層の厚みに基づいて、配線の寄生パラメータを抽出する。 （もっと読む）

【課題】修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくする。
【解決手段】素子アレイ１４には抵抗アレイを設け、特性値の分布の平均値を素子アレイ１４で得られる合成抵抗値の中央値に対応付け、トリミング情報生成回路１２における上記中央値より大きい合成抵抗値に対応するトリミング情報の配列を、１０進数で「１５」〜「８」の降順に、上記中央値以下の合成抵抗値に対応するトリミング情報の配列を、１０進数で「０」〜「７」の昇順に設定する。変換回路１３は、トリミング情報生成回路１２からのトリミング情報を変換して、素子アレイ１４の抵抗アレイから各合成抵抗値を得るためにオフする抵抗を選択する素子選択情報を生成する。こうして、上記分布における「平均値±２σ」の範囲内に対応付けられトリミング情報を生成する場合のヒューズ溶断数を大幅に削減する。 （もっと読む）

【課題】ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供する。
【解決手段】ヒューズトリミングを行うための回路であって、トリミングヒューズと、
前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備えたことを特徴とする。 （もっと読む）

【課題】解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供すること。
【解決手段】本発明の一態様にかかるノイズ解析モデル１００は、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤを有する。抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４は、ノイズ発生源から半導体基板を介して基板ノイズが伝搬する接続点１と、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４の間にそれぞれ接続される。抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４は、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４とガードバンド４との間に接続される。接地抵抗Ｒ_ＧＮＤは、ガードバンド４と接地電位との間に接続される。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】ビアヒューズ素子の径を小さくし、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供する。
【解決手段】一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。 （もっと読む）

【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）