【課題】電圧規格や電流規格を満たさない箇所があった場合に、その影響を反映させて検証を行うことができる回路動作の検証装置を提供する。
【解決手段】回路動作の検証装置は、結線情報４と、定格情報６とを用い、回路に入力する信号パターン７が与えられると、その入力パターン７に基づいて回路動作を検証する（Ｓ１〜Ｓ５）。そして、検証の結果、回路素子に印加される電圧や通電される電流等が定格値を超えることで破壊に至る回路素子が存在すると、当該回路素子を破壊の態様に応じた破壊状態モデルに置換し（Ｓ６）、破壊状態モデルに置換した回路について検証を継続する。 （もっと読む）

【課題】ミックスドシグナル回路の消費電流を短時間で見積もること。
【解決手段】消費電流算出装置１００は、対象回路へ入力されるデジタル信号の値１１３と、デジタル信号とともに対象回路へ入力されるアナログ信号の値１１２と、を取得する。消費電流算出装置１００は、デジタル信号の値１１３およびアナログ信号の代表値の組み合わせごとに組み合わせが入力された場合の対象回路の消費電流を示す消費電流テーブル１１４から、デジタル信号の値１１３が対象回路へ入力された場合のアナログ信号の各代表値と消費電流との対応情報１１５を抽出する。消費電流算出装置１００は、抽出した対応情報１１５に基づいて、アナログ信号の各代表値の間の値に対応する対象回路の消費電流を補間する補間関数１１６を生成し、生成した補間関数１１６に基づいて、アナログ信号の値１１２に対応する対象回路の消費電流１１７を算出する。 （もっと読む）

【課題】レイアウトパターン上で、直観的に回路素子を認識可能とし、回路素子間の信号の流れの把握を容易にする。
【解決手段】レイアウトパターン表示部４００により、格納部２００，３００内に格納されているブロック／セルという階層構造をもったデータを展開して、画面上にレイアウトパターンを表示する。条件設定部８００には、セル枠決定に用いる特定のレイヤーを示す情報がセル枠決定条件として設定されており、セル枠決定部６００は、個々のセルについて、当該特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接矩形をセル枠として求める。端子図形生成部５００は、求めたセル枠とセル間配線との交差位置に端子図形を生成する。レイアウトパターン表示部４００は、セル枠と端子図形をレイアウトパターン上に重畳表示する。 （もっと読む）

【課題】遅延時間計算プログラム、装置及び方法において、回路におけるネットの遅延時間を高精度に計算することを目的とする。
【解決手段】回路内のネットの遅延時間を計算する遅延時間計算処理は、ネットが第１の条件を満たす場合にネットの遅延時間を計算するための第１の遅延計算手順を選択する第１の手順と、第１の手順で第１の遅延計算手順が選択されない場合、第２の条件をネットが満たすか否かに応じて、第１の遅延計算手順及びネットの遅延時間を計算するための第２の遅延計算手順のいずれか一方を選択する第２の手順と、第１の手順或いは第２の手順のいずれかで選択された遅延計算手順によりネットの遅延時間を計算する第３の手順を含むように構成する。 （もっと読む）

【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】チップごとに適正な電源電圧を設定する。
【解決手段】チップのレイアウトデータ２０からクリティカルパスのゲート遅延と配線遅延の遅延比を抽出する（ステップＳ１，Ｓ２）。チップのモニタ回路で実測されたゲート遅延及び配線遅延を、その遅延比に基づき合成して第１遅延値を生成し（ステップＳ３）、モニタ回路のシミュレーションで得られるゲート遅延及び配線遅延を、その遅延比に基づき合成して第２遅延値を生成する（ステップＳ４，Ｓ５）。このようにゲート遅延、配線遅延、クリティカルパスでの遅延比が考慮された第１遅延値及び第２遅延値に基づいて、チップに適用するチップ電源電圧を設定する（ステップＳ７）。 （もっと読む）

【課題】 回路のレイアウト装置で，ＥＯＥの発生しやすい箇所を推定することを目的とする。
【解決手段】 回路レイアウト装置１は，被研磨対象となる回路の配線パターンを含む回路情報を取得する回路情報取得部１１，回路を任意の単位領域でメッシュ状に区切り，各メッシュ領域について，メッシュ領域の配線密度とメッシュ領域の各辺に隣接する周辺領域の各々における配線密度とを示すメッシュ情報を生成するメッシュ情報生成部１２，各メッシュ領域について，メッシュ領域と各周辺領域の密度の関係がＥＯＥの発生条件に該当するメッシュ領域を抽出し，そのエラー情報を生成するエラー抽出部１３を備える。 （もっと読む）

【課題】レイアウト設計において、複数のＩ／Ｏバッファセルを２列以上に配列する場合、Ｉ／Ｏバッファ領域の近傍にリピータを挿入する領域を確保し、手戻りをできるだけ抑えることができる、半導体集積回路設計支援装置、半導体集積回路設計方法およびプログラムを提供する。
【解決手段】リピータを含まないフィルセル（ＦＣ）と、リピータを含むフィルセル（ＦＣＲ）とが用いられる。フィルセル（ＦＣ）は、同列で互いに隣接したＩ／Ｏバッファセル（Ｂ_{ｍ＝１、ｎ}、Ｂ_{ｍ＝１、ｎ＋１}など）間に配置される。なお、複数のＩ／Ｏバッファセルは、２列に配置されている。Ｉ／Ｏバッファセルからプリミティブセルまでの配線長に基づいて、すでに配置されているフィルセル（ＦＣ）が、リピータを含むフィルセル（ＦＣＲ）に置換される。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）