【課題】半導体ダイ上に相互接続部又はボンドパッドなどのフィーチャ構造を電気めっきする方法を提供する。
【解決手段】方法は半導体基板の上方に複数のヒューズ（２０８）を形成する工程と、半導体基板の上方の複数の相互接続層（４００〜４０８）と、該複数の相互接続層の上面の複数の相互接続パッド（５０２）とを形成する工程と、を含む。シールリング（２０２）が、半導体基板（３０２）と、前記複数の相互接続パッド（５０２）と、前記複数のヒューズ（２０８，３２０）とに形成された能動回路を包囲する。各ヒューズ（２０８，３２０）は、対応する相互接続パッド（５０２）とシールリング（２０２）とに電気的に接続される。各ヒューズ（２０８）が導通状態にあるとき、該ヒューズは対応する相互接続パッド（５０２）をシールリング（２０２）に電気的に接続する。 （もっと読む）

【課題】トリミングヒューズの上の絶縁膜が、トリミングヒューズの機能を高めるために適正な状態を維持することが可能な半導体装置を提供する。
【解決手段】表面を有する絶縁膜ＩＩＩ上のヒューズ配線Ｆ１と、ヒューズ配線Ｆ１上の層間絶縁層ＩＩ１，ＩＩ２，ＰＩと、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの内部に位置する、ヒューズ配線Ｆ１と平面視において重ならない領域に形成された電極部ＰＤとを備える。上記ヒューズ配線Ｆ１の真上のうち少なくとも一部の第１の領域において、層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みが、第１の領域以外の第２の領域における層間絶縁層ＩＩ１，ＩＩ２，ＰＩの厚みより薄くなるようにトリミング開口部ＬＴＣが形成される。トリミング開口部ＬＴＣの内側において側壁および底面の少なくとも一部を覆うアルミニウム薄膜部ＳＡＬを備える。アルミニウム薄膜部ＳＡＬは、側壁の少なくとも一部から、底面より上側において上記表面に沿う方向に連なる。 （もっと読む）

【課題】配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制する。
【解決手段】配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）を有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】ＥＢＤに近いモデリング精度を維持しつつ、モデリングの効率を高める。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。 （もっと読む）

【課題】半導体集積回路で発生するノイズの伝搬を精度よく解析する。
【解決手段】位置特定部２が、解析対象の半導体集積回路のレイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、モデル作成部３が、レイアウト情報ｄ１及び半導体集積回路の製造条件（プロセスパラメータｄ２）をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された接合部の位置には可変容量を設定する。 （もっと読む）

【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮し、且つ、レイアウトエラー確率を低減する。
【解決手段】本発明の実施形態のネットリスト変換装置は、半導体集積回路を構成する複数のセルであって、第１遅延時間だけスキャン用データ信号を遅延させる第１スキャンフリップフロップを含む複数のセルの接続関係を示すネットリストを変換する。そのようなネットリスト変換装置は、論理ライブラリ３０と、ネットリスト変換部１８と、を備える。論理ライブラリ３０は、半導体集積回路を構成する複数のセルの論理的機能を示す情報を含むセル論理情報であって、第１スキャンフリップフロップの論理的機能を示す情報と、第１遅延時間より大きいスキャン用第２遅延時間だけデータ信号を遅延させる第２スキャンフリップフロップの論理的機能を示す情報と、を含むセル論理情報を記憶する。ネットリスト変換部１８は、セル論理情報を参照して、ネットリストの第１スキャンフリップフロップを第２スキャンフリップフロップに置換する。 （もっと読む）

【課題】共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供する。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。 （もっと読む）