【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】チップごとに適正な電源電圧を設定する。
【解決手段】チップのレイアウトデータ２０からクリティカルパスのゲート遅延と配線遅延の遅延比を抽出する（ステップＳ１，Ｓ２）。チップのモニタ回路で実測されたゲート遅延及び配線遅延を、その遅延比に基づき合成して第１遅延値を生成し（ステップＳ３）、モニタ回路のシミュレーションで得られるゲート遅延及び配線遅延を、その遅延比に基づき合成して第２遅延値を生成する（ステップＳ４，Ｓ５）。このようにゲート遅延、配線遅延、クリティカルパスでの遅延比が考慮された第１遅延値及び第２遅延値に基づいて、チップに適用するチップ電源電圧を設定する（ステップＳ７）。 （もっと読む）

【課題】 回路のレイアウト装置で，ＥＯＥの発生しやすい箇所を推定することを目的とする。
【解決手段】 回路レイアウト装置１は，被研磨対象となる回路の配線パターンを含む回路情報を取得する回路情報取得部１１，回路を任意の単位領域でメッシュ状に区切り，各メッシュ領域について，メッシュ領域の配線密度とメッシュ領域の各辺に隣接する周辺領域の各々における配線密度とを示すメッシュ情報を生成するメッシュ情報生成部１２，各メッシュ領域について，メッシュ領域と各周辺領域の密度の関係がＥＯＥの発生条件に該当するメッシュ領域を抽出し，そのエラー情報を生成するエラー抽出部１３を備える。 （もっと読む）

【課題】レイアウト設計において、複数のＩ／Ｏバッファセルを２列以上に配列する場合、Ｉ／Ｏバッファ領域の近傍にリピータを挿入する領域を確保し、手戻りをできるだけ抑えることができる、半導体集積回路設計支援装置、半導体集積回路設計方法およびプログラムを提供する。
【解決手段】リピータを含まないフィルセル（ＦＣ）と、リピータを含むフィルセル（ＦＣＲ）とが用いられる。フィルセル（ＦＣ）は、同列で互いに隣接したＩ／Ｏバッファセル（Ｂ_{ｍ＝１、ｎ}、Ｂ_{ｍ＝１、ｎ＋１}など）間に配置される。なお、複数のＩ／Ｏバッファセルは、２列に配置されている。Ｉ／Ｏバッファセルからプリミティブセルまでの配線長に基づいて、すでに配置されているフィルセル（ＦＣ）が、リピータを含むフィルセル（ＦＣＲ）に置換される。 （もっと読む）

【課題】積重ねダイ式の集積回路で使用するのに適した基板導通技術を提供すること。
【解決手段】集積回路が、積み重ねて配置された複数の集積回路のダイを備え、積重ねの頂部のダイを除く任意のダイが、それ自身および追加のダイ少なくとも１つのための電流を基板導通により担持する。１つの形態では、積重ねの底部のダイを除く各ダイが、下側のダイのバスまたはその他の電源導体を介して基板導通によりその電源電流を担持する。 （もっと読む）

【課題】不定値を適切に扱うことができるソフトウェアシミュレーションを実現するシミュレーション装置、シミュレーション方法、及びプログラムを提供すること
【解決手段】所定回路シミュレータ９０は、所定の回路（たとえばフリップフロップ回路、メモリ回路）の動作を模擬（シミュレーション）する。不定値変換手段３０は、所定回路シミュレータ９０からの出力が不定値である場合に"０"または"１"に変換して後段のシミュレータに出力する。 （もっと読む）

【課題】従来のＬＳＩ設計フローではクロックの遅延やスキューが無いことを前提とするため，クリティカルパスにてタイミングが仕様を満たさないことがＳＴＡ後に判明する。
【解決手段】ハードウェア記述ファイルと制約条件ファイルとから第１のクロックと第２のクロックのそれぞれのクロックツリーによる想定遅延値をそれぞれ生成し，第１のクロックと第２のクロックの想定遅延値をもとにしてクリティカルパスをデータベースへ登録するデータベース構築工程と，ハードウェア記述ファイルと制約条件ファイルについて論理合成を行うとともに，クリティカルパスをそれ以外のパスよりも優先して最適化し，ネットリストを生成する論理合成工程とを有するＬＳＩ設計方法。 （もっと読む）

【課題】スタンダードセル回路のレイアウト面積を削減する。
【解決手段】配線導体Ｌａは電源電圧ＶＤＤａを出力する電源に接続される。レギュレータ６ａは、配線導体Ｌａからの電源電圧ＶＤＤａを電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介してレベルシフタ２−１〜２−３，３，及びスタンダードセル４に出力する。レベルシフタ２−１は、入力されるデータの電圧レベルを電源電圧ＶＤＤａの電圧レベルから電源電圧ＶＤＤｂの電圧レベルに電圧シフトしてスタンダードセル４に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを電源電圧ＶＤＤｂの電圧レベルから電源電圧ＶＤＤａの電圧レベルに電圧シフトし、出力端子Ｔｑを介して出力する。 （もっと読む）

【課題】 本発明の課題は、組み合せ回路を含めた電力解析を効率的かつ高速に行うことを目的とする。
【解決手段】 上記課題は、回路の動作記述の抽象度が異なる概要回路モデルと、該概要回路モデルより抽象度が低い詳細回路モデルとを含む回路データと、該回路の電力検証方法に係る動作シーケンス・データとを記憶する記憶部と、論理回路の動作シミュレーションを行う論理シミュレーション部に、前記前記概要回路モデルと前記詳細回路モデルとを含む前記回路データをロードし、該記憶部に記憶されている前記動作シーケンス・データに従って、該概要回路モデルによって前記動作シミュレーションを行わせる概要モードと、該詳細回路モデルによって該動作シミュレーションを行わせる詳細モードとを切り替えて、該論理シミュレーション部に該動作シミュレーションを行わせるシミュレーション制御部とを有することを特徴とする消費電力解析装置により達成される。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）