【課題】 記憶データの内容の判別が容易にできると共に、消費電力を低減することが可能な構成の記憶素子を提供する。
【解決手段】 一方の電極１と他方の電極２との間に異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子１１，１２を備え、２つの可変抵抗素子１１，１２において、一方の電極１を接続して共通端子Ｚとし、他方の電極２を独立させて端子Ｘ，Ｙを設けて、合計３端子Ｘ，Ｙ，Ｚとしてメモリセルを形成した記憶素子１０を構成する。 （もっと読む）

【課題】 対向する電極間に電気抵抗値が変化する金属酸化物を設け、低消費電力で駆動する低コスト、大記憶容量の低クロストークの特に携帯用機器のメモリとして最適な不揮発性メモリを提供する。
【解決手段】 本発明の不揮発性メモリは、クロスポイントメモリ構造または三次元構造を有する不揮発性メモリであって、対向する電極間に電気抵抗値が変化する金属酸化物を設け、前記対向する両電極のうち少なくとも一方の電極の金属酸化物と接触する面に電界集中部を設けたものである。 （もっと読む）

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 （もっと読む）

【課題】 本発明は、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することを目的としている。
【解決手段】 半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】 対向する電極間に電気抵抗値が変化する金属酸化物を設け、低消費電力で駆動する低コスト、大記憶容量の低クロストークの特に携帯用機器のメモリとして最適な不揮発性メモリとその製造方法を提供する。
【解決手段】 本発明の不揮発性メモリの製造方法は、対向する電極間に未結晶状態又は不完全な結晶化状態の金属酸化物を設け、前記電極間に高電界エネルギーを印加することにより、発生するジュール熱のエネルギーによって結晶化した金属酸化物からなるメモリ・セル（メモリ領域）を形成する。 （もっと読む）

本発明は、不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法に関するものである。不揮発性メモリーセルは、チャネル領域として設計されたナノ素子を有する垂直電界効果トランジスタと、ナノ素子を少なくとも部分的に取り囲む、電荷蓄積層として、および、ゲート絶縁層としての電気絶縁層とを備えている。この電気絶縁層は、電気的な電荷担体をその内部に選択的に注入でき、または、その内部から除去できるように設計されており、電気絶縁層に注入された電気的な電荷担体によって、ナノ素子の導電性に特徴的に影響を及ぼすように設計されている。
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【課題】 冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。
【解決手段】 半導体基板１０上に形成された冗長救済されるべき回路素子を含む内部回路素子２６と、半導体基板１０上に内部回路素子２６を覆うように形成された第１、第２及び第３の層間絶縁膜１５、１８及び２１と、第３の層間絶縁膜２１の上に形成された冗長救済されるべき回路素子２６の冗長救済に用いられるヒューズ２５とを備えている。第３の層間絶縁膜２１とヒューズ２５との間には、耐透水性を有する絶縁膜２２が介在している。 （もっと読む）

メモリデバイス、及び関連する製造及び動作の方法を説明している。該メモリデバイスは、移動電荷キャリアを支持する基板(120)を具えている少なくとも１つのメモリユニットを含む。該基板表面上には絶縁部(130、132、134)が形成され、該絶縁部の両側に第１及び第２基板領域(122、124)を形成している。該第１及び第２基板領域は、絶縁部によって形成された細長チャネル(140)によって接続されている。メモリユニットは、前記第１及び第２領域間の所定の電位差でチャネルが第１及び第２領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能である。メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう、書き込み回路(150)が構成されている。メモリユニットの状態を読み出すため、メモリユニットの第１及び第２領域に前記所定の電位差を印加するよう、読み出し回路(150)が構成されている。
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【課題】ラジカル酸化(Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ)によるデュアルゲート誘電体構造を有する半導体素子の製造方法を提供することを目的とする。
【解決方法】半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に窒化膜を形成する工程と、所定領域の前記窒化膜を選択的にエッチングする工程と、前記エッチングされた窒化膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、前記酸化膜上にゲート導電膜を形成する工程と、該ゲート導電膜と、前記酸化膜と、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程とを含み、前記所定領域に前記絶縁膜及び前記酸化膜が積層されて第１ゲート誘電体構造を形成し、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造を形成する構成とした。 （もっと読む）

【課題】ＥＥＰＲＯＭのメモリセルと容量素子とを同一半導体基板上に形成する際に、工程数の増加を防止して製造コストを低減する。また、容量素子の信頼性を改善し、メモリセルやＭＯＳトランジスタ等の特性変動も防止する。
【解決手段】
Ｐ型シリコン基板１のメモリセル形成領域にはソース領域１１に対して左右対称の一対メモリセルＭＣ１，ＭＣ２が形成され、同じＰ型シリコン基板１の容量素子形成領域には、下部電極１７と容量絶縁膜１８と上部電極２０から成る容量素子ＣＡＰが形成される。容量素子ＣＡＰの下部電極１７は、一対メモリセルＭＣ１，ＭＣ２のコントロールゲート２２を形成するためのポリシリコン膜をパターニングすることで形成している。 （もっと読む）