【課題】
従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。
【解決手段】
発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。 （もっと読む）

【課題】配線間の容量カップリングに起因する誤読み出しを防止する。
【解決手段】ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ内には、それぞれ選択ゲート線ＳＧ１（１４9 ）が配置される。シャント領域ＱＱには、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に対するコンタクト部Ｘ１が設けられている。選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に接続されるものであるが、ブロックＢＬＯＣＫｉ−１に隣接するブロックＢＬＯＣＫｉ内に配置されている。 （もっと読む）

【課題】 ３次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。
【解決手段】 第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。
（もっと読む）

本発明による電子装置（１００）は、第１値と第２値との間で電気的にスイッチ可能な電気抵抗率を有するメモリ材料の層（１０７）を備える。メモリ材料は相変化材料でもよい。電子装置（１００）は電子装置の第１端子（１７２）とメモリ材料の層（１０７）を電気的に接続する一組のナノワイヤ（ＮＷ）をさらに備え、それによって、第１端子からナノワイヤ（ＮＷ）及びメモリ材料の層（１０７）を介して電子装置の第２端子（２７２）への電流の伝導を可能にする。各ナノワイヤ（ＮＷ）は各々のコンタクト領域でメモリ材料の層（１０７）に電気的にコンタクトがとられる。全てのコンタクト領域ほぼ同一である。本発明による方法は、本発明による電子装置（１００）を製造するのに適している。
（もっと読む）

【課題】メモリ回路用のゲイン・セル、複数のゲイン・セルから形成されたメモリ回路、およびこのようなゲイン・セルおよびメモリ回路を製造する方法を提供する。
【解決手段】メモリ・ゲイン・セル６４は、ストレージ・キャパシタ３８と、ストレージ・キャパシタに電気的に結合された、ストレージ・キャパシタを充放電するための書込みデバイスと、読取りデバイスとを含む。読取りデバイスは、それぞれがソースおよびドレインの間に電気的に結合された１つまたは複数の半導電性カーボン・ナノチューブ５０を含む。読取りゲート６０およびストレージ・キャパシタによってそれぞれの半導電性カーボン・ナノチューブの一部がゲートされ、それによって、それぞれの半導電性カーボン・ナノチューブの中をソースからドレインへ流れる電流が調整される。この電流は、ストレージ・キャパシタによって蓄積されている電荷に比例する。 （もっと読む）

情報担体部（１０）と読み出し部（３０）とを有する記憶素子。情報担体部（１０）はビット位置のアレイ（１１）を有する電磁性材料のパターンを備え、情報プレーンにおける前記材料の有無は論理値を表す。読み出し部は、近接場動作距離における前記電磁性材料の存在に感応する電磁センサ要素の二次元アレイ（３１）を有する。製造の間、情報担体部（１０）と読み出し部（３０）は、センサ素子に反対のビット位置を位置付けるためにフレキシブルに結合され、位置合わせされる。
（もっと読む）

【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第１コンタクト構造体181および第２コンタクト構造体182、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線220を具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグおよび第２プラグ200を含み、前記第２コンタクト構造体は前記第２プラグを含む。 （もっと読む）

【課題】 単純が構造な双安定性素子であって、かつ、長時間不揮発性メモリ効果が維持できる有機双安定性素子を提供する。
【解決手段】 第一電極と第二電極との間に、有機薄膜層が狭持されてなる有機双安定性素子であって、前記有機薄膜が、永久双極子モーメント７．１３ｄｅｂｙｅ以上を有する有機化合物を含んでなり、前記第一電極と第二電極との間に正または負のバイアス電圧を印加して高導電状態とし、前記バイアス電圧とは逆のバイアス電圧を前記電極間に印加して低導電状態とすることにより、低導電性状態と高導電性状態との間で可逆的に転換できるものである。 （もっと読む）

【課題】 ＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載したＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら低消費電力及び高速性能を同時に満足できるようにする。
【解決手段】 動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、動作速度が小さい第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きくする。 （もっと読む）

【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）