一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
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【課題】ソフトエラー耐性を向上でき、かつ温度変化に伴って高抵抗部の抵抗値が変化した場合であってもスイッチング速度を均一にできる半導体装置を提供する。
【解決手段】半導体装置は、第１ノードに設けられた第１高抵抗部と、入力端が前記第１高抵抗部の一端に接続された第１インバータ部２２と、第２ノードに設けられた第２高抵抗部と、入力端が前記第２高抵抗部の一端に接続された第２インバータ部２３とを備えるＳＲＡＭセル１２と、前記第１、第２高抵抗部の抵抗値が低下した場合には前記第１、第２インバータ部の駆動能力を下げるように電圧が減少された第１内部電源電圧を前記第１、第２インバータ部に供給し、前記第１、第２高抵抗部の抵抗値が上昇した場合には前記第１、第２インバータ部の駆動能力を上げるように電圧が増加された第１内部電源電圧を前記第１、第２インバータ部に供給するように構成された内部電源回路１３とを具備する。 （もっと読む）

メモリ装置は、ビット配置部（31）の配列において電磁材料の磁化状態にデータビットを保管する情報面（32）を有する。さらに装置は、電磁センサ素子（51）の配列を有し、この配列は、ビット配置部と位置が揃えられている。情報面（32）は、プログラム化することが可能であり、または別個の記録装置（21）を介してプログラム化される。記録装置は、少なくとも1の放射線（26）を提供し、ビット配置部において電磁材料がプログラム化温度まで加熱される。ビット配置部の磁化状態は、選択されたビット配置部の放射線による前記加熱の間に、磁場を印加することによってプログラム化される。従ってメモリ装置は、磁気再生専用メモリ（MROM）を提供し、これは専用の記録装置でなければ(再)プログラム化することはできない。
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【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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【課題】 ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ₁）は、コントロールトランジスタ（Ｃ₁）とメモリトランジスタ（Ｍ₁）とで構成されている。コントロールトランジスタ（Ｃ₁）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ₁）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。 （もっと読む）

この発明の抵抗変化機能体は、第１電極１１１と第２電極１１２との間に挟まれた第１物質からなる物体１０１と、物体１０１中に、第１電極１１１と第２電極１１２との間に所定の電圧を印加した前後で、第１電極１１１と第２電極１１２との間の電気抵抗を変化させるように配置された、第２物質からなる複数の微粒子１０２を備える。上記第１物質は第２物質に対して電気的に障壁となる。この構成によれば、第１電極１１１と第２電極１１２との間に所定の電圧を印加することにより、第２物質からなる微粒子１０２の状態によって電気抵抗を変化させることができる。また、簡単な構造なので、小型の抵抗変化機能体が低コストで提供される。
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【課題】 高速光メモリ素子において、メモリ素子の速度を高めるため、光パルスは、電気信号に変換されることなくすべて光学的に非常に高速で記録され、読み取られる。光誘導スピン蓄積が記録に用いられる。
【解決手段】 強磁性金属が、高速メモリ素子として作用する光導波路に組み込まれる。強磁性金属は、片側は導体、もう片側は後に導体が続くトンネル障壁の間に挟まれている。上記２つの導体間には電圧が印加される。データの記録には、光誘導スピン偏極トンネリングおよびスピン蓄積が任意に用いられる。光誘導スピン偏極トンネリングは、円偏光の吸収により生ずる。蓄積されたスピンのトルクによって、強磁性金属の磁化は、反転される。読み取りには、半導体と強磁性金属との混成物におけるファラデー回転または非可逆性損失／利得が用いられる。 （もっと読む）

【課題】
従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。
【解決手段】
発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。 （もっと読む）

【課題】配線間の容量カップリングに起因する誤読み出しを防止する。
【解決手段】ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ内には、それぞれ選択ゲート線ＳＧ１（１４9 ）が配置される。シャント領域ＱＱには、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に対するコンタクト部Ｘ１が設けられている。選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に接続されるものであるが、ブロックＢＬＯＣＫｉ−１に隣接するブロックＢＬＯＣＫｉ内に配置されている。 （もっと読む）