【解決手段】第１の可変抵抗（５）は、第１の端子（７）と第３の端子（９）との間に接続され、第１の端子（７）と第３の端子（９）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗（６）は、第３の端子（９）と第２の端子（８）との間に接続され、第３の端子（９）と第２の端子（８）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第１の端子（７）と第３の端子（９）との間および第３の端子（９）と第２の端子（８）との間に所定のパルス電圧を印加して第１および第２の可変抵抗（５，６）の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 （もっと読む）

本発明は、第１の導体（１）および第２の導体（２）によってアドレス指定されることが可能なメモリ・セル（３）のアレイを備えるストレージ媒体に関する。各メモリ・セル（３）は、最初には電気的に絶縁しており、これらの第１の関連する導体（１）と、第２の関連する導体（２）とを選択的に接続するなど、局在化された可塑性変形（４）により導電性にされることが可能なアクティブ層（８）の１つのゾーン（１０）を備える。本発明によれば、メモリ・セル（３）に記憶されるバイナリ情報は、アクティブ層（８）の対応するゾーン（１０）の導電状態によって決定される。アクティブ層（８）は、帯電された（ｃｈａｒｇｅｄ）レジンを使用して形成されてもよい。この媒体製造方法は、以降のステップ、すなわちこの初期の絶縁状態にある、アクティブ層（８）を有するブランク・ストレージ媒体のアセンブリと、記憶されるべき情報に対応するスタンピング・パターンを有するスタンピング・ダイの製造と、このスタンピング・ダイを使用したこのストレージ媒体のスタンピングとを含んでいる。
（もっと読む）

【課題】セルデザインや工程を不必要に複雑化せずにセルサイズを減少させる。
【解決手段】
チャンネル３０は、組み合わされた第１電極と第１ソース／ドレーンの半導電性上方延長部を含むことができる。メモリーセルは複数のメモリーセルのアレイを含んでおり、第２電極は複数の電極の中の共通電極である。メモリーセルは、第１電極とデジット線との間に直線導電通路を提供することができ、その通路は垂直トランジスターを通過して延びている。 （もっと読む）

【課題】 ノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
【解決手段】 集積回路半導体メモリ・デバイス（１００）は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減するために、ストレージ・トランジスタのゲートの下に基板（１１２）の一部分（１３０）には存在しないＢＯＸ層として特徴付けられた第１の誘電体層（１１６）を有する。第１の誘電体層とは異なる特性を有する第２の誘電体層（１３２）は、基板のその部分（１３０）を少なくとも部分的に覆う。このデバイスは、フィン（１２２）と、ゲートとフィンとの間のゲート誘電体層（１２４、１２６）とを含むＦｉｎＦＥＴデバイスにすることができ、第２の誘電体層はゲート誘電体層より漏れが少ない。 （もっと読む）

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）（１３）が、他の回路種（１２）と共に埋め込まれている。演算装置のようなロジック（１２）が、ＭＲＡＭ（１３）と共に埋め込むのに特に適した回路種である。埋め込みを効率的に行うには、金属層（２６）を他の回路（１２）の相互接続部の一部として用い、更にＭＲＡＭセル（１３）の一部として用いる。ＭＲＡＭセル（１３）は全て、プログラム線によって書き込まれる。プログラム線は、２本の線であり、交差して書き込むセルを規定する。このように、金属線（２６）の共通使用があり、ＭＲＡＭのプログラム線の一方に用いられ、更にロジック（１２）の相互接続線の一方に用いられるので、設計が簡略化される。
（もっと読む）

スイッチングの再現性が高く、かつ、オン状態での高い電流値が得られるスイッチング素子を提供する。
このスイッチング素子は、印加される電圧に対して２種類の安定な抵抗値を持つ双安定材料層３０が、第１電極層２０ａと第２電極層２０ｂとの間に薄膜として配置され、双安定材料層３０がフラーレン類からなり、電極のうち少なくとも一方が金を含有する電極である。フラーレン類はＣ６０及び／又はＣ７０であることが好ましく、双安定材料層３０の厚さが１０オングストローム〜１００μｍであることがより好ましい。 （もっと読む）

転移確率を高くしてスイッチング特性を安定化した、双安定特性を持つスイッチング素子を提供する。
少なくとも２つの電極間に、印加される電圧に対して２種類の安定な抵抗値を持つ有機双安定化合物を含む有機双安定材料層３０を配置してなるスイッチング素子であって、基板１０上に、第１電極層２０ａ、電荷注入抑制層４０、有機双安定材料層３０、第２電極層２０ｂの順に薄膜として形成され、電荷注入抑制層４０が、第１電極層２０ａから有機双安定材料層３０への電荷注入量を、電荷注入抑制層４０を設けずに第１電極層２０ａから有機双安定材料層３０へ直接電荷注入する場合に比べて小さくする導電層からなる。 （もっと読む）

本発明の実施形態は、低コストで頑強な信頼性のあるＷＯＲＭメモリにおいて使用される複雑さが低度で、効率的な２構成要素メモリ要素を対象とする。一実施形態のメモリ要素は、ドープ無機半導体層に接合された有機ポリマー層を備える有機オン無機ヘテロ接合ダイオードである。有機ポリマー層は、２層半導体ベース・ダイオードの１層、ならびにヒューズの両方として作用する。ＷＲＩＴＥ電圧パルスについて閾値時間間隔より長い期間、閾値ＷＲＩＴＥ電圧より大きい電圧を印加することにより、有機ポリマー層の抵抗率は不可逆的かつ劇的に増大する。本発明の一実施形態を示すメモリ要素は、以前に記述された別々のヒューズおよびダイオード・メモリ要素より容易に製造され、以前に記述されたメモリ要素より小さい電圧において、かつ著しく短い持続時間のＷＲＩＴＥ電圧パルスで、切替え可能である望ましい特性を有する。 （もっと読む）

【課題】ＳＯＩ技術を取り入れたＣＭＯＳデバイスにおける浮遊ボディの影響を抑制可能とする。
【解決手段】極薄シリコン・オン・インシュレータ構造においてＮＲＯＭフラッシュメモリセルを実現する。平面型デバイスでは、ソース／ドレイン領域間のチャネルが通常時に完全空乏化されている。ソース／ドレイン領域と上方のゲート絶縁層との間に酸化物層を形成することで絶縁層を設ける。制御ゲートがゲート絶縁層の上部に形成される。縦型デバイスでは、ソース／ドレイン領域に側面が接する酸化物柱状体を基板から延伸させる。エピタキシャル再成長により、酸化物柱状体の側面に沿って極薄シリコンボディ領域が形成される。本構造の上部には、第２のソース／ドレイン領域が形成される。さらにその上部にゲート絶縁層及び制御ゲートが形成される。 （もっと読む）

トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
（もっと読む）