【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）

【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

【課題】半導体装置においての電圧源の間にディカップリングキャパシタンスを分配する装置を提供する。
【解決手段】最小化された面積を用いて、半導体メモリ装置の性能を向上さえるために、少なくとも一つの共有キャパシタを有するディカップリングキャパシタが複数の電圧源の間に分配される。このような電圧の高電圧ノードと低電圧ノードのそれぞれは、この電圧源においてのノイズを低下させるために、少なくとも二つの個別ノードを有する。本発明は、半導体装置のビット構造によって複数の共有キャパシタをデータ充電電圧源に結合する。 （もっと読む）

本発明は、回路のための不揮発性メモリ装置を制御するための装置に関するものである。この装置は、基板に結合された微小機械素子を備えている。この微小機械素子は、基板の上に配置された偏向手段に対応して、１つの安定した状態又は複数の安定した状態の間で微小機械素子の移動を制御する。さらに、本発明は、不揮発性メモリ装置を制御するための方法に関するものでもある。この方法は、１つの安定した状態又は複数の安定した状態の間で微小機械素子を移動させるための偏向手段に対して、１つ又は複数の信号を印加する過程を含んでいる。本発明の有効性を高めるために、さらに不揮発性メモリ装置で用いるための短絡回路が設けられている。
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本発明は、パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）に関する。本発明はまた、そのような電気デバイスの製造方法に関する。前記方法は、第１の導電型とは反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
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記憶層（２）はマイクロチップ（５）の配列に向かい合って配置される。記憶層（２）は電荷を記憶するように設計され絶縁された複数の導電性ドット（３）を備える。各マイクロチップ（５）はソース（８）とドレイン（９）を接続するトランジスタ・チャネル（７）と一体になっている高誘電率素子（６）を備える。チャネル（７）は高誘電率素子（６）に向かい合って配置されたドット（３）の電荷によって発生された電界によって変更されることができるコンダクタンスを有する。本システムは、マイクロチップ（５）に対する記憶層（２）の相対変位のためのアクチュエータを備えることができる。本システムは、１つのドット（３）から他のドット（３）への電荷の変位を引き起こすことができる電極の配列を備えることができる。
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【課題】
【解決手段】 メモリ（３７００）が提供される。メモリは、不揮発性メモリセルアレイ（３７２０）を含み、各セルは、第１の書き込み電圧パルスを印加されると第１の抵抗状態から第２の抵抗状態へと切り替わるとともに第２の書き込み電圧パルスを印加されると第２の抵抗状態から第１の抵抗状態へと可逆的に切り替わる２端子メモリプラグを含む。 （もっと読む）