【課題】検査・書込み用端子と実装用端子との間のショートを抑制することのできる構造の電子デバイスを提供する。
【解決手段】端子形成面に複数の接続端子１４ａ〜１４ｊが形成されているパッケージ部品１２と、樹脂部４０と、複数のリード１８ａ〜１８ｊとを備え、接続端子１４ａ〜１４ｊは、端子形成面の外形において対向する一対の辺に沿って形成され、複数のリード１８ａ〜１８ｊは、第１リード群１６ａと第２リード群１６ｂを有し、第１リード群１６ａは、端子形成面上において前記一対の辺から外側に向かって延設され、第２リード群１６ｂは、端子形成面上において２列に形成された接続端子１４ａ〜１４ｊ間を通して前記一対の辺に交差する他の辺から端子形成面の外側へ延設されることを特徴とする。 （もっと読む）

【課題】ピアース型圧電発振器で高い周波数出力を可能にする。
【解決手段】圧電振動子１０の一方の端子と接地電位線ＧＮＤとの間に接続された第１の容量素子Ｃ１と、圧電振動子１０の他方の端子と接地電位線ＧＮＤとの間に接続された第２の容量素子Ｃ２と、コレクタ端子が圧電振動子１０の一方の端子に接続されベース端子が圧電振動子１０の他方の端子と電流源２０とに接続されエミッタ端子が接地電位線ＧＮＤに接続された発振用トランジスタＱ１と、ベース端子が発振用トランジスタＱ１のコレクタ端子に第１の抵抗Ｒｂを介して接続されコレクタ端子が発振用トランジスタＱ１のコレクタ端子に第２の抵抗Ｒｃを介して接続されエミッタ端子が発振用トランジスタＱ１のベース端子に接続された発振補助用トランジスタＱ２と、を含んで構成される発振回路１０１と、発振用トランジスタＱ１のコレクタ端子に接続されたバッファ回路ＢＵＦと、を含む圧電発振器１。 （もっと読む）

【課題】検査に要する時間を短縮するとともに、水晶発振回路単独の特性を検査すること。
【解決手段】ＣＭＯＳインバータ１１２を含む発振増幅回路１０４を備えていて、ＣＭＯＳインバータに並列に水晶振動子が接続されることにより発振する水晶発振回路１００の発振確認検査をするに当たり、発振増幅回路の出力端子ＸＴを接地し、及び、発振増幅回路１０４の入力端子ＸＴＢを電気的に浮遊させ、出力端子を流れる電流量を測定する。 （もっと読む）

可変周波数ωで動作できる電気共振器デバイスであって、少なくとも、音響共振器と、共振器に並列に結合され、虚数部が


ただしC₁≧0、に等しい調整可能な複素インピーダンスを有する第1の電気回路と、前記共振器および前記第1の電気回路に並列に結合され、虚数部が


ただしC₂<0、に等しい複素インピーダンスを有する第2の電気回路とを含み、ωが前記デバイスの動作周波数であることを特徴とする。
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【課題】不要な周波数での発振を防ぐと共に、期待周波数での安定した発振を実現する。
【解決手段】発振回路１００は、発振素子１１０と、反転増幅器１２０と、状態保持回路１３０を備える。発振素子１１０と反転増幅器１２０の入出力が互いに接続されて発振ループを構成する。状態保持回路１３０は、反転増幅器１２０の出力に同期して、反転増幅器１２０の出力論理を所定期間固定し、この期間内に反転増幅器１２０の出力状態を保持する。この所定期間は、期待発振周波数に対応する周期の半分より短く設定されている。 （もっと読む）

クォーツ発振器回路は、能動的分岐を形成するように供給電圧源の２つの端子の間で電流源（４）と直列に実装された２つの相補するＰＭＯＳ及びＮＭＯＳトランジスタ（Ｐ１、Ｎ１）を備えるインバータを含む。ＰＭＯＳトランジスタ（Ｐ１）のソース端子は電流源に接続され、もう一方のＮＭＯＳトランジスタ（Ｎ１）のソース端子は接地端子に接続される。これらのトランジスタのドレイン端子は、出力においてクォーツ（３）の第１の電極（ＸＯＵＴ）に接続され、これらのトランジスタのゲート端子は、入力においてクォーツの第２の電極（ＸＩＮ）に接続される。第１の位相シフト・コンデンサ（Ｃ１）は、クォーツの第１の電極に接続され、第２のコンデンサ（Ｃ２）は、クォーツの第２の電極に接続される。発振器回路は、インバータ・トランジスタのドレイン端子とゲート端子との間に配列された能動的バイアス手段（２）を含む。これらのバイアス手段は、クォーツ内で振動を発生させるための能動的分岐の相互コンダクタンスを損なわないように十分に高いインピーダンス値を有するフォロワ実装演算相互コンダクタンス増幅器とすることができる。
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【課題】高価なＦＥＴを用いることなく、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも使用可能で、広帯域化を図った高周波発振回路を構成する。
【解決手段】デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとを直流的に導通する第１のインピーダンス回路Ｚ１を介して接続し、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に直流的に導通する直流抵抗成分を含む第２のインピーダンス回路Ｚ２を接続し、発振回路用ＦＥＴ Ｑ１のソースと接地との間に直流的に導通する直流抵抗成分を含む第３のインピーダンス回路Ｚ３を設ける。 （もっと読む）

【課題】出力信号に含まれる高調波成分が少なく、低電圧で動作可能な発振制御装置を提供すること。
【解決手段】発振制御装置は、振動子を発振させる発振部と、直列接続された２つの同じ型のトランジスタを有し、発振部から出力された発振信号に応じた信号を２つのトランジスタの接続点から出力する出力増幅回路と、２つのトランジスタの各ゲートに印加する、直流の２つの異なるレベルのバイアス電圧を発生するバイアス部と、発振部に定電圧を印加する定電圧電源部と、発振部から２つのトランジスタのゲートのいずれか一方の間に設けられ、発振部から出力された発振信号の位相を反転させるインバータ部とを備える。２つのトランジスタの一方のゲートには、発振部から出力された発振信号及び２つのバイアス電圧の一方が印加され、２つのトランジスタの他方のゲートには、発振部から出力されインバータ部によって位相が反転された発振信号及び２つのバイアス電圧の他方が印加される。 （もっと読む）

【課題】高価なＦＥＴを用いることなく、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも使用可能で、広帯域化を図った高周波発振回路を構成する。
【解決手段】発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、発振回路用ＦＥＴ Ｑ１のソースをインダクタＬ３を介して直流的に接地し、バッファアンプ用ＦＥＴ Ｑ２のドレインをインダクタＬ１を介して電源端子Ｖｄに接続し、バッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、且つバッファアンプ用ＦＥＴ Ｑ２のソースを直流電流経路用インダクタＬ２を介して発振回路用ＦＥＴ Ｑ１のドレインに接続する。また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。 （もっと読む）

【課題】負性抵抗の減少を防止し、低消費電力化。
【解決手段】第１の端子Ａと、第２の端子Ｂと、第１の端子Ａと第２の端子Ｂとの間に接
続された振動子ＯＳＣと、第１の端子Ａと接地電位を供給する接地線ＧＮＤとの間に接続
された第１のコンデンサＣｇと、第２の端子Ｂと接地線ＧＮＤとの間に接続された第２の
コンデンサＣｄと、第１の端子Ａと第２の端子Ｂとの間にｍ個（ｍは３以上の奇数）のイ
ンバータＩＮ１〜ＩＮ３が直列に接続されたインバータ列と、インバータ列の入力側から
数えてｎ番目（ｎは１≦ｎ＜ｍの整数）のインバータの入力端子とｎ＋１番目のインバー
タの出力端子との間に接続された第３のコンデンサＣｆと、を含む、ことを特徴とする発
振器１００。 （もっと読む）