【課題】安定したヒステリシス特性を保証し、後段の回路へ不要なパルス波形を伝達しないようにすること。
【解決手段】このヒステリシス入力回路において、ヒステリシス回路１０は３つのインバータ４０，４２，４４で構成されている。このヒステリシス回路１０内のノードＮ_Bは、伝送制御部１２の変位検出部１４の入力端子に接続されている。変位検出部１４は、ノードＮ_Bの電圧Ｖ_Bに応じてヒステリシス回路１０内の出力反転動作開始のタイミングおよび変位完了タイミングを検出し、信号伝送路上のインバータ５０の活性化／非活性化を制御する。 （もっと読む）

【課題】回路の動作スピードを保ちつつリーク電流を削減でき、更に論理ゲートの面積増大を抑えることができる半導体集積回路を提供する。
【解決手段】各論理ゲート内に含まれる同一導電型の複数のトランジスタが共通のしきい値特性を有する。例えば、同一導電型のトランジスタには、同程度のしきい値を有する同一種類のトランジスタを用いる。これにより、これらのトランジスタを同一活性領域に近接して形成することが可能になるため、論理ゲートの面積を小さくすることができる。また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 （もっと読む）

【課題】パルス発生器等から供給されるパルスのデューティ比を補正する回路において、容量を小量化して応答性を向上する。半導体集積回路のチップ面積を小さくする。
【解決手段】ＰＬＬｏｕｔがデューティ比５０％未満だとクロックパルスのデューティ比は５０％を上回る。ＡＶＲ＞Ｖｄｄ／２となってコンパレータ７の出力ＣｏｕｔがＨとなり第２のスイッチング増幅回路８がオンする。コンデンサＣ２によりバイアス信号ＢＩＡＳが高くなる。ＦＥＴ２１の電流制御により出力点Ｑ１の信号のパルス幅が長くなる。クロックパルスのデューティ比が低く補正されて５０％に近付く。コンデンサ２により積分した信号はＦＥＴ２１，２４へのバイアス信号ＢＩＡＳとなるから小電流で済む。コンデンサＣ２の容量を小さくできる。チップ面積を小さくできる。応答性が向上する。 （もっと読む）

【課題】高スルーレートでスルーレート変動の少ない出力バッファ回路を実現する。
【解決手段】ＮＭＯＳトランジスタＭ３をＯＮすることで容量Ｃ１と容量Ｃ２との容量比で出力トランジスタであるＰＭＯＳトランジスタＭ１のゲート電圧をしきい値電圧以下に低下させ、ＰＭＯＳトランジスタＭ１をＯＮさせ、同時に、電流源Ｉ１により最終的にＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにし、さらに、ＰＭＯＳトランジスタＭ４をＯＮすることで容量Ｃ３と容量Ｃ４の容量比で出力トランジスタであるＮＭＯＳトランジスタＭ２のゲート電圧をしきい値電圧以下に低下させ、ＮＭＯＳトランジスタＭ２をＯＮさせ、同時に電流源Ｉ２により最終的にＮＭＯＳトランジスタＭ２のゲート電圧を電源電圧レベルにする構成とし、出力トランジスタのゲート電圧を容量分圧制御で行う。 （もっと読む）

【課題】 コストダウンの障害となるＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）の使用数を削減しコストダウンを図れる信号伝達回路を提供する。
【解決手段】 低電位の回路において、パルス発生器１１ａは信号入力端ＨＩＮから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Ｑ1〜2に出力する。スイッチング素子Ｑ1〜2は電流源Ｉｒｅｓ１〜２をオン／オフし、ＬＤＭＯＳＱ3を介して高電位の回路において、抵抗Ｒ3に電流を供給する。抵抗Ｒ3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータＩｎｖ１〜２によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路１２ａ、ＲＳ（Reset-Set）フリップフロップ１３、スイッチング素子Ｑ5〜6、抵抗Ｒ13〜14によって、入力された信号が復元される。 （もっと読む）

第１の制御電位設定手段（１）は入力信号（ＩＮ）が論理閾値の近傍に達したときに第２の制御電位（Ｎ３）との大小関係が逆転する第１の制御電位（Ｎ２）を生成する。第２の制御電位設定手段（２）は、入力信号（ＩＮ）の変化に応じて入力信号（ＩＮ）と同方向に変化する第２の制御電位（Ｎ３）を生成する。出力手段（３）は、トランジスタ（Ｑ５，Ｑ６）からなり、第１の制御電位（Ｎ２）と第２の制御電位（Ｎ３）とリセット信号（ＲＳＥＴ）とに基づいて所定の電位の出力信号（ＯＵＴ）を生成する。リセット手段（４）は、波形整形回路の動作時にトランジスタ（Ｑ６）をオフにする。
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本発明は、インバータの入力部をインバータの閾値電位にし、インバータの入力部に容量手段を介してＣＫ信号を入力することで、ＣＫ信号は増幅され、その増幅されたＣＫ信号をシフトレジスタに用いる。つまり、インバータの閾値電位を取得することで、トランジスタの特性ばらつきに殆ど影響しないシフトレジスタを提供することができる。
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【課題】高速のターンオン時間を供給する電流ミラー回路を提供すること。
【解決手段】電流ミラーがオフであるときに回路の中のノードが第１の電圧に保たれ、それにより、電流ミラー回路がオンに切り換えられるとノード電圧が迅速に必要な電圧に到達することを可能にする。 （もっと読む）

本発明は、スイッチング回路、並びに、このスイッチング回路の半導体スイッチング素子の閾値電圧を制御する方法に関し、半導体スイッチング素子（Ｍ_ｉ）の出力信号から生じる制御信号に応じて半導体スイッチング素子（Ｍ_ｉ）のバルク電圧が選択される。これにより、ヒステリシスを有し、クロス電流がより小さく、閾値電圧が正確に調整できる高速スイッチング回路が提供されることができる。
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【課題】 電流スイッチトランジスタの制御電圧によって生じるノイズをより小さくし、また、電流スイッチがオフする際に生じていたグランドもしくは電源電圧のノイズを低減し、高性能な電流駆動型Ｄ／Ａコンバータを得る。
【解決手段】 ＮＭＯＳトランジスタＭ１２Ｐ，Ｍ１２Ｎ，Ｍ２２Ｐ，Ｍ２２Ｎ，Ｍ３２Ｐ，Ｍ３２Ｎがオフするオフ制御電圧（ＢＩＡＳ３）を、オン制御電圧（ＢＩＡＳ２）に近づけた電圧に設定したことにより、ＮＭＯＳトランジスタの制御電圧振幅（オン制御電圧−オフ制御電圧）が小さくなり、寄生容量を介した電荷注入によるノイズの発生を低減すると共に、オフする際の寄生容量からグランドもしくは電源への放電電流の流れ込みによるグランド電圧もしくは電源電圧のノイズの発生を低減し、高性能な電流駆動型Ｄ／Ａコンバータを得ることができる。 （もっと読む）