【課題】 部品点数が少なく、簡単な回路で構成でき、複数の楽音信号を１本の信号経路で送信又は受信できる楽音信号送信装置及び楽音信号受信装置を提供する。
【解決手段】 １ビットＡ／Ｄ変換部１Ｌ及び１Ｒにより、電子楽器などから入力された複数のアナログ楽音信号は各々１ビットデジタル信号に変換され、重み付け部２Ｌ及び２Ｒによりこれらの各１ビットデジタル信号は重み付け加算されて、出力部３により出力されることになると共に、受信部４により受信された重み付け加算信号は、分離部５により各１ビットデジタル信号に分離変換され、さらにＤ／Ａ変換部６により、アナログ信号に復調されることになる。 （もっと読む）

信号処理回路は入力インバータ及び出力インバータを含む。インバータの各々は、入力整流信号を受信する信号入力部と、反転した出力整流信号を提供する信号出力部と、整流されたdc出力電圧を増幅する一対の電圧出力部とを有する。第1の回路入力端子は、入力インバータの出力及び出力インバータの入力に接続される。第2の回路入力端子は、入力インバータの入力及び出力インバータの出力に接続され、信号入力端子はデータの成分を有する入力信号を受信する。電源出力端子のペアがインバータの電圧出力端子に接続され、整流されたdc電源出力を提供する。第1の回路出力端子は或る電源出力端子に接続され、第2の回路出力端子は別の電源出力端子に接続され、それら回路出力端子はデータ成分を有する出力信号を提供する。
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【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、検出すべき電圧を入力する第４の端子と、参照電圧の電位差に応じた電流をそれぞれ流す第１、第２のトランジスタ（以下、Ｔｒ）と、第１のＴｒと直列接続される第３のＴｒと、第２のＴｒと直列接続される第４のＴｒと、第３のＴｒの流す電流に応じたミラー電流を流す第５のＴｒと、第４のＴｒの流す電流に応じたミラー電流を流す第６のＴｒと、第６のＴｒと第４の端子との間に接続される第７のＴｒと、第５のＴｒと第３の端子との間に接続され、第７のＴｒの流す電流に応じたミラー電流を流す第８のＴｒと、を有し、第５、第８のＴｒの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】電力ロスを低減しつつセンサ回路に供給される電圧の安定化を図ることができるセンサ駆動回路を安価に提供する。
【解決手段】電圧検出回路１２が、ブリッジ回路Ｂに供給される交流電圧を分圧した電圧を基準電圧Ｖｒｅｆだけシフトアップした電圧を出力する。第１比較回路１３が、電圧検出回路１２により出力された電圧と第１比較電圧Ｖｃ１とを比較して、ブリッジ回路Ｂに供給される正の交流電圧の大きさが電圧Ｖｔｈを越えないように第１トランジスタＱ１を制御する。第２比較回路１４が、電圧検出回路１２により出力された電圧と第２比較電圧Ｖｃ２とを比較して、ブリッジ回路Ｂに供給される負の交流電圧の大きさが電圧Ｖｔｈを越えないように第２トランジスタＱ２を制御する。 （もっと読む）

【課題】電力ロスを低減しつつセンサ回路に供給される電圧の安定化を図ることができるセンサ駆動回路を安価に提供する。
【解決手段】ブリッジ回路Ｂに対して正電圧を供給する方向に導通するトランジスタＱ１が、ブリッジ回路Ｂと図示しない交流電圧源との間に設けられている。ダイオードブリッジ１２が、ブリッジ回路Ｂと図示しない交流電圧源との間に設けられ、ブリッジ回路Ｂに供給される交流電圧を全波整流する。比較回路１３が、ブリッジ回路Ｂに供給された交流電圧と電圧Ｖｔｈとを比較して、ブリッジ回路Ｂに供給される交流電圧の大きさが電圧Ｖｔｈを越えないようにトランジスタＱ１を制御する。 （もっと読む）

【課題】さらに入力ノイズ耐性を有するシュミットトリガ型インバータを提供すること。
【解決手段】入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、入力側ノードへの供給電圧が減少して第１の基準電圧より低い第２の基準電圧まで減少するに従い出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、インバータの入力側ノードに一方端が接続された第１の抵抗素子と、インバータの入力側ノードに一方端が接続された、該一方端の電圧が上昇するほどに抵抗値が減じる可変抵抗素子と、可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、ドレインが第２の抵抗素子の他方端に接続され、ゲートがインバータの出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタとを具備する。 （もっと読む）

【課題】クロスポイントが５０％からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得る。
【解決手段】初段増幅段Ａ１、２段目増幅段Ａ２及び最終増幅段Ａ３の３段の差動増幅段が直列に接続されている。初段増幅段Ａ１及び２段目増幅段Ａ２に、クロスポイント調整回路ＣＰ１，ＣＰ２がそれぞれ接続されている。クロスポイント調整回路ＣＰ１は、初段増幅段Ａ１の正相と逆相のＤＣレベルの少なくとも一方を制御して、初段増幅段Ａ１の出力信号のクロスポイントを調整する。また、クロスポイント調整回路ＣＰ２は、２段目増幅段Ａ２の正相と逆相のＤＣレベルの少なくとも一方を制御して、２段目増幅段Ａ２の出力信号のクロスポイントを調整する。 （もっと読む）

【課題】 直前の数サイクルに依存して波形が劣化する信号に対して正しく受信することができない。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。 （もっと読む）

【課題】トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。
【解決手段】電源電位（ＶＤＤ、ＶＳＳ）が供給される第１のトランジスタ（３２、３３）を有するスイッチ回路（３１）と、入力信号が印加される入力端（ＩＮ）と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路（３４、３６）とを有し、前記制御端子と入力端との間に接続された容量（Ｃ２、Ｃ３）と、該容量と前記制御端子との間のノード（Ｎ５、Ｎ６）と電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値を有するダイオード接続された第２のトランジスタ（３５、３７）と、第２のトランジスタに直列に接続されたスイッチ（ＳＷ２、ＳＷ３）とを有するデジタル回路（３０）を提供する。 （もっと読む）