ドライバ回路及びドライバIC
【課題】クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得る。
【解決手段】初段増幅段A1、2段目増幅段A2及び最終増幅段A3の3段の差動増幅段が直列に接続されている。初段増幅段A1及び2段目増幅段A2に、クロスポイント調整回路CP1,CP2がそれぞれ接続されている。クロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。また、クロスポイント調整回路CP2は、2段目増幅段A2の正相と逆相のDCレベルの少なくとも一方を制御して、2段目増幅段A2の出力信号のクロスポイントを調整する。
【解決手段】初段増幅段A1、2段目増幅段A2及び最終増幅段A3の3段の差動増幅段が直列に接続されている。初段増幅段A1及び2段目増幅段A2に、クロスポイント調整回路CP1,CP2がそれぞれ接続されている。クロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。また、クロスポイント調整回路CP2は、2段目増幅段A2の正相と逆相のDCレベルの少なくとも一方を制御して、2段目増幅段A2の出力信号のクロスポイントを調整する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光変調器や半導体レーザを駆動するドライバ回路に関し、特にクロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路に関するものである。
【背景技術】
【0002】
光通信システムでは伝送情報の更なる高速、高密度化及び長距離化が要求されている。高速伝送のために、アプリケーションの動作周波数を10G,40G,100Gbpsと向上させている。高密度化のために、DWDM等の多重化通信が用いられている。比較的短距離の通信用途では直接変調駆動の半導体レーザが採用され、長距離通信用途では外部変調駆動が採用されている。
【0003】
外部変調駆動では、主に電界吸収型光変調器(EAM: Electric Absorption modulators)が用いられる。このEAMの光出力パワーの変化は、入力電圧の変化に対して非線形である。このため、EAMを駆動するドライバ回路は、出力波形のDutyがずれた、即ちクロスポイントが50%からずれた電気波形を出力する必要がある(例えば、特許文献1参照)。また、半導体レーザの光波形改善のためにもクロスポイントの調整が有用である。
【0004】
【特許文献1】特開平11−14951号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、クロスポイントが50%からずれた電気波形を出力するためには、ドライバ回路は動作周波数以上の広い帯域を必要とする。従って、帯域不足の結果、出力波形の劣化(高ジッタや低速Tf/Tf等)を生じるという問題があった。
【0006】
本発明は、上述のような課題を解決するためになされたもので、その目的は、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得るものである。
【課題を解決するための手段】
【0007】
本発明は、直列に接続された複数の差動増幅段と、前記複数の差動増幅段の2つ以上の差動増幅段にそれぞれ接続された2つ以上のクロスポイント調整回路とを備え、前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路である。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【0008】
本発明により、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができる。
【発明を実施するための最良の形態】
【0009】
実施の形態1.
図1は、本発明の実施の形態1に係るドライバ回路を示すブロック図である。このドライバ回路は、電界吸収型光変調器(不図示)を駆動するためのドライバ回路である。電界吸収型光変調器は、ドライバ回路により印加された電圧に応じて入射光を吸収して、強度変調された光信号を出力する。
【0010】
入力端子INと出力端子OUTの間に、初段増幅段A1、2段目増幅段A2及び最終増幅段A3の3段の差動増幅段が直列に接続されている。実施の形態1では、初段増幅段A1及び2段目増幅段A2に、クロスポイント調整回路CP1,CP2がそれぞれ接続されている。
【0011】
ここで、クロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。また、クロスポイント調整回路CP2は、2段目増幅段A2の正相と逆相のDCレベルの少なくとも一方を制御して、2段目増幅段A2の出力信号のクロスポイントを調整する。詳細については後述する。
【0012】
図2は、本発明の実施の形態1に係るドライバ回路を示す回路図である。 入力端子INとして、入力信号の正相が入力される正相入力端子IN_Posiと、入力信号の逆相が入力される逆相入力端子IN_Negaとが設けられている。出力端子OUTとして、出力信号の正相が出力される正相出力端子OUT_Posiと、出力信号の逆相が出力される逆相出力端子OUT_Negaとが設けられている。
【0013】
初段増幅段A1は、差動増幅回路DA1及びエミッタフォロワー回路EF1で構成されている。2段目増幅段A2は、差動増幅回路DA2及びエミッタフォロワー回路EF2で構成されている。最終増幅段A3は、差動増幅回路DA3のみで構成されている。各段の差動増幅回路DA1,DA2,DA3は、出力が決められた一定の振幅以下に制限されるリミッティングアンプとして動作する。各差動増幅器DA1,DA2,DA3の利得を20dB程度(電圧増幅率は10倍程度)とし、初段の差動増幅回路DA1の制限出力振幅は0.5Vpp、2段目の差動増幅回路DA2の制限出力振幅は1.0Vpp、3段目の差動増幅回路DA3の制限出力振幅は2.0Vppのように設定することができる。
【0014】
初段増幅段A1の差動増幅回路DA1とエミッタフォロワー回路EF1の間に、クロスポイント調整回路CP1が挿入されている。2段目増幅段A2の差動増幅回路DA2とエミッタフォロワー回路EF2の間に、クロスポイント調整回路CP2が挿入されている。
【0015】
初段増幅段A1の差動増幅回路DA1は、負荷抵抗R11,R12、スイッチングトランジスタTR11,TR12、定電流源CG11を有する。スイッチングトランジスタTR11,TR12のベースはそれぞれ正相入力端子IN_Posiと逆相入力端子IN_Negaに接続されている。スイッチングトランジスタTR11,TR12のコレクタは、それぞれ負荷抵抗R11,R12を介して電源に接続されている。共通接続されたスイッチングトランジスタTR11,TR12のエミッタと接地点との間に定電流源CG11が設けられている。負荷抵抗R11,R12の抵抗値と定電流源CG11の電流値によって、差動増幅回路DA1の制限出力振幅が決定される。
【0016】
初段増幅段A1のエミッタフォロワー回路EF1は、スイッチングトランジスタTr13,Tr14及び定電流源CG12,CG13を有する。スイッチングトランジスタTr13,Tr14のベースはそれぞれ差動増幅回路DA1のスイッチングトランジスタTR11,TR12のコレクタに接続されている。スイッチングトランジスタTr13,Tr14のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタTr13,Tr14のエミッタと接地点との間にそれぞれ定電流源CG12,CG13が設けられている。
【0017】
クロスポイント調整回路CP1は、抵抗R13,R14、定電流源CG14,CG15及び結合回路J1を有する。定電流源CG14は、スイッチングトランジスタTR11のコレクタとスイッチングトランジスタTr13のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源CG15は、スイッチングトランジスタTR12のコレクタとスイッチングトランジスタTr14のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源CG14,CG15を分離するために抵抗R13,R14が設けられている。定電流源CG14,CG15が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路J1により1本の制御端子T1にまとめられている。
【0018】
2段目増幅段A2の差動増幅回路DA2は、負荷抵抗R21,R22、スイッチングトランジスタTr21,Tr22、定電流源CG21を有する。スイッチングトランジスタTr21,Tr22のベースはそれぞれ初段増幅段A1のスイッチングトランジスタTr13,Tr14のエミッタに接続されている。スイッチングトランジスタTr21,Tr22のコレクタは、それぞれ負荷抵抗R21,R22を介して電源に接続されている。共通接続されたスイッチングトランジスタTr21,Tr22のエミッタと接地点との間に定電流源CG21が設けられている。負荷抵抗R21,R22の抵抗値と定電流源CG21の電流値によって、差動増幅回路DA2の制限出力振幅が決定される。
【0019】
2段目増幅段A2のエミッタフォロワー回路EF2は、スイッチングトランジスタTr23,Tr24及び定電流源CG22,CG23を有する。スイッチングトランジスタTr23,Tr24のベースはそれぞれ差動増幅回路DA2のスイッチングトランジスタTr21,Tr22のコレクタに接続されている。スイッチングトランジスタTr23,Tr24のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタTr23,Tr24のエミッタと接地点との間にそれぞれ定電流源CG22,CG23が設けられている。
【0020】
クロスポイント調整回路CP2は、抵抗R23,R24、定電流源CG24,CG25及び結合回路J2を有する。定電流源CG24は、スイッチングトランジスタTr21のコレクタとスイッチングトランジスタTr23のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源CG25は、スイッチングトランジスタTr22のコレクタとスイッチングトランジスタTr24のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源CG24,CG25を分離するために抵抗R23,R24が設けられている。定電流源CG24,CG25が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路J2により1本の制御端子T2にまとめられている。
【0021】
最終増幅段A3の差動増幅回路DA3は、負荷抵抗R31,R32、スイッチングトランジスタTr31,Tr32、定電流源CG31を有する。スイッチングトランジスタTr31,Tr32のベースはそれぞれ2段目増幅段A2のスイッチングトランジスタTr23,Tr24のエミッタに接続されている。スイッチングトランジスタTr31,Tr32のコレクタは、それぞれ負荷抵抗R31,R32を介して電源に接続され、かつそれぞれ正相出力端子OUT_Posiと逆相出力端子OUT_Negaに接続されている。共通接続されたスイッチングトランジスタTr31,Tr32のエミッタと接地点との間に定電流源CG31が設けられている。負荷抵抗R31,R32の抵抗値と定電流源CG31の電流値によって、差動増幅回路DA3の制限出力振幅が決定される。
【0022】
上記ドライバ回路の動作について説明する。光送受信器内に設けられたDAC(Digital to Analog Converter)から制御端子T1,T2にそれぞれ制御信号が入力される。この制御信号により、定電流源CG14,CG15,CG24,CG25がデータパスから引き抜く電流がそれぞれ制御される。このようにクロスポイント調整回路の正相と逆相の定電流源を制御することで、クロスポイント調整回路によるクロスポイント変動量が制御される。
【0023】
また、実施の形態1では、クロスポイント調整回路CP1,CP2ごとに制御端子T1,T2を設けているため、クロスポイント調整回路CP1,CP2によるクロスポイント変動量はそれぞれ個別に外部から制御される。なお、実施の形態1では、クロスポイント調整回路CP1,CP2の調整範囲は50%〜75%で同じにしている。
【0024】
ここで、クロスポイントの調整原理について説明する。図3,4は、ドライバ回路の出力波形(アイパターン)である。ドライバ回路の差動増幅回路の差動波形を完全に対称にすると、図3に示すように、クロスポイントが50%の電気波形が出力される。つまり、入力のクロスポイント50%が維持されて出力される。一方、差動増幅回路の差動波形の正相と逆相のDCレベルをずらすと、図4に示すように、クロスポイントが50%からずれた電気波形(クロスポイント80%)が出力される。
【0025】
本実施の形態では、差動増幅回路DA1,DA2の差動波形のDCレベルをずらすために、それぞれクロスポイント調整回路CP1,CP2を設けている。ここでは、クロスポイント調整回路CP1のみについて考える。図5,6は、クロスポイント調整回路CP1の出力波形である。定電流源CG14,CG15が同じ電流値を引き抜くようにすると、図5に示すように差動波形のDCレベルが同じになる。この結果、図3に示すように、クロスポイントが50%の電気波形が出力される。一方、定電流源CG14,CG15が異なる電流値を引き抜くようにすると、図6に示すように差動波形のDCレベルが異なる。この結果、図4に示すように、クロスポイントが50%からずれた電気波形が出力される。
【0026】
次に、実施の形態1に係るドライバ回路の効果について、比較例と対比しながら説明する。図7は、ドライバ回路の比較例を示すブロック図である。この比較例では、1つのクロスポイント調整回路CP1が初段増幅段A1に接続されている。図6に示す場合においては、DCバイアスをずらしたノードにおいて論理レベルが1(PosiがHレベル、NegaがLレベル)となるビットで、次段で差動増幅されることとなる出力波形のパルス幅Wとパルス振幅Aが狭まる。パルス振幅Aが狭まるほど次段の増幅回路でより大きな利得が必要とされるが、一般に増幅回路の利得と周波数の積(GB積)は有限であるため、次段の増幅回路における周波数帯域がより狭まることとなる。図7に示す比較例において高いパーセンテージのクロスポイント調整を行う場合、クロスポイント調整回路CP1のみで行う他なく、上記パルス幅Wとパルス振幅Aが大きく狭まり2段目増幅段の周波数帯域が狭まるため、良好な出力波形を得ることができない。
【0027】
一方、実施の形態1では、多段増幅回路の複数の個所にそれぞれクロスポイント調整回路CP1,CP2を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。例えば、最終的にクロスポイント80%の出力波形を得る場合、2段のクロスポイント調整回路CP1,CP2にそれぞれ65%のクロスポイント変動をさせればよい。従って、多段増幅回路は、図6のような広い帯域の波形ではなく、図5と図6の中間の帯域の波形を駆動すればよい。よって、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形(低ジッタや高速Tr/Tf等)を維持することができる。
【0028】
なお、本実施の形態では、差動増幅段が3段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の2つ以上の差動増幅段に、2つ以上のクロスポイント調整回路がそれぞれ接続されていればよい。
【0029】
実施の形態2.
実施の形態1では各クロスポイント調整回路CP1,CP2の調整範囲は同じであったが、実施の形態2では両者の調整範囲は異なる。具体的には、クロスポイント調整回路CP1の調整範囲は50%〜90%(粗い調整)、クロスポイント調整回路CP2の調整範囲は50%〜60%(微調整)である。その他の構成は実施の形態1と同様である。
【0030】
図8は、発明の実施の形態1〜4に係るドライバ回路のクロスポイント調整特性を示す図である。横軸が調整Bit数で、縦軸がクロスポイントを示している。横軸の調整Bit数が多いほうが、縦軸のクロスポイントを微調整可能となり有効である。図示のように、実施の形態2は、実施の形態1よりも微調整が可能である。
【0031】
実施の形態3.
図9は、本発明の実施の形態3に係るドライバ回路を示すブロック図である。2つのクロスポイント調整回路CP1,CP2が1つの制御端子T3に共通接続されている。そして、2つのクロスポイント調整回路CP1,CP2によるクロスポイント変動量は、制御端子T3を介して共通に外部から制御される。その他の構成は実施の形態1と同様である。
【0032】
これにより、制御用のDACが1つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。
【0033】
実施の形態4.
図10は、本発明の実施の形態4に係るドライバ回路を示すブロック図である。クロスポイント調整回路CP1によるクロスポイント変動量は外部から制御され、クロスポイント調整回路CP2によるクロスポイント変動量は固定されている。その他の構成は実施の形態1と同様である。
【0034】
これにより、制御用のDACが1つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。また、図8に示すように、狭い範囲ではあるがクロスポイントの微調整が可能である。従って、限定したクロスポイント調整範囲(例えば65%〜75%)でしか使用しないアプリケーションに有効である。
【0035】
なお、クロスポイント調整回路CP2によるクロスポイント変動量が外部から制御され、クロスポイント調整回路CP1によるクロスポイント変動量が固定されていても、同様の効果を得ることができる。
【0036】
実施の形態5.
図11は、本発明の実施の形態5に係るドライバ回路を示すブロック図である。入力端子INに第1のクロスポイント調整回路CP3が接続され、初段増幅段A1に第2のクロスポイント調整回路CP1が接続されている。この第1のクロスポイント調整回路CP3は、入力信号の正相と逆相のDCレベルの少なくとも一方を制御して、入力信号のクロスポイントを調整する。また、第2のクロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。その他の構成は実施の形態1と同様である。
【0037】
図12は、本発明の実施の形態5に係るドライバ回路を示す回路図である。ただし、2段目増幅段A2及び最終増幅段A3については省略している。また、初段増幅段A1及びクロスポイント調整回路CP1の構成は実施の形態1と同様である。
【0038】
正相入力端子IN_Posiと逆相入力端子IN_Negaに、それぞれAC結合(容量結合)に用いられるブロッキング容量C1,C2が接続されている。第1のクロスポイント調整回路CP3は、反射を削減するため50Ω終端された終端抵抗R41,R42を有する。制御端子T4は、終端抵抗R41を介して、正相入力端子IN_Posi及び差動増幅回路DA1のスイッチングトランジスタTR11のベースに接続されている。制御端子T5は、終端抵抗R42を介して、逆相入力端子IN_Nega及び差動増幅回路DA1のスイッチングトランジスタTR12のベースに接続されている。
【0039】
上記ドライバ回路の動作について説明する。AC結合入力方式の一般的な差動アンプでは、制御端子T4,T5がショートされ、左右対称な波形となる(=クロスポイント50%)。これに対し、本実施の形態では、DACから制御端子T4,T5にそれぞれ制御信号が入力される。この制御信号により、正相入力端子IN_Posiと逆相入力端子IN_NegaのDCレベルをそれぞれ決定する。これにより入力信号のクロスポイントが制御される。そして、実施の形態1と同様に、DACから制御端子T1に制御信号が入力され、クロスポイント調整回路CP1によるクロスポイント変動量が制御される。なお、第1及び第2のクロスポイント調整回路CP3,CP1によるクロスポイント変動量はそれぞれ個別に外部から制御される。
【0040】
以上説明したように、実施の形態5では、多段増幅回路の入力端子INと初段増幅段A1にそれぞれ第1及び第2のクロスポイント調整回路CP3,CP1を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。よって、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形(低ジッタや高速Tr/Tf等)を維持することができる。
【0041】
なお、本実施の形態では、差動増幅段が3段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の何れかに、第2のクロスポイント調整回路が接続されていればよい。また、制御端子T4,T5を共通接続して1つの制御端子としてもよい。
【0042】
実施の形態6.
図13は、本発明の実施の形態6に係るドライバ回路を示す回路図である。実施の形態5とは第1のクロスポイント調整回路CP3の構成が異なる。このクロスポイント調整回路は両相終端タイプである。
【0043】
第1のクロスポイント調整回路CP3は、50Ωの第1及び第2の終端抵抗R51,R52と、第1〜第3の抵抗R53,R54,R55とを有する。第1の終端抵抗R51の一端は正相入力端子IN_Posiに接続されている。第2の終端抵抗R52の一端は逆相入力端子IN_Negaに接続されている。第1の抵抗R53の一端は第1の終端抵抗R51の他端に接続され、第1の抵抗R53の他端は高電位(第1の電位)に接続されている。第2の抵抗R54の一端は第2の終端抵抗R52の他端に接続され、第2の抵抗R54の他端は低電位(第2の電位)に接続されている。第3の抵抗R55の一端は第1の終端抵抗R51の他端及び第1の抵抗R53の一端に接続され、第3の抵抗R55の他端は第2の終端抵抗R52の他端及び第2の抵抗R54の一端に接続されている。
【0044】
一般的な両相終端タイプでは、第1の終端抵抗R51と第2の終端抵抗R52をショートさせて抵抗分割で決定されたDCバイアス値を正相及び逆相に反映させるのでDCバイアスずれは発生しない。これに対し、実施の形態6では第1の終端抵抗R51と第2の終端抵抗R52の間に第3の抵抗R55を挿入している。これにより、入力信号の正相と逆相のDCバイアス値がずれて、入力信号のクロスポイントが50%からずれる。第3の抵抗R55の抵抗値が大きいほど、クロスポイントは大きくずれる。よって、実施の形態5と同様の効果を得ることができる。
【0045】
実施の形態7.
図14は、本発明の実施の形態7に係るドライバ回路を示す回路図である。実施の形態5とは第1のクロスポイント調整回路CP3の構成が異なる。このクロスポイント調整回路は単相終端タイプである。即ち、実施の形態6とは異なり、正相入力端子IN_Posiと逆相入力端子IN_Negaにそれぞれ個別にDCバイアスを設定する回路が設けられている。
【0046】
第1のクロスポイント調整回路CP3は、50Ωの終端抵抗R61,R62と、抵抗R63,R64,R65,R66とを有する。終端抵抗R61の一端は容量C1を介して正相入力端子IN_Posiに接続され、終端抵抗R62の一端は容量C2を介して逆相入力端子IN_Negaに接続されている。高電位と低電位の間に抵抗R63,R64が直列に接続され、これらの抵抗の接続点に終端抵抗R61の他端が接続されている。高電位と低電位の間に抵抗R65,R66が直列に接続され、これらの抵抗の接続点に終端抵抗R62の他端が接続されている。
【0047】
抵抗R63,R64は、所定の定電圧を抵抗分割し、正相入力端子IN_Posiに分割電圧を出力する第1の抵抗分割回路を構成する。抵抗R65,R66は、所定の定電圧を抵抗分割し、逆相入力端子IN_Negaに分割電圧を出力する第2の抵抗分割回路を構成する。
【0048】
一般的な単相終端タイプでは、差動の対称性を保つため、第1及び第2の抵抗分割回路の出力電圧が同じである(両回路の抵抗定数が同じ)。これに対し、実施の形態7では、第1の抵抗分割回路の出力電圧と第2の抵抗分割回路の出力電圧が異なる。これにより、入力信号の正相と逆相のDCバイアス値がずれて、入力信号のクロスポイントが50%からずれる。よって、実施の形態5と同様の効果を得ることができる。
【0049】
なお、上記の実施の形態1〜7において、スイッチングトランジスタとしてバイポーラトランジスタに限らず、MOSトランジスタを用いても同様の効果を得ることができる。この場合、エミッタはソースとなり、ベースはゲートとなり、コレクタはドレインとなる。
【0050】
また、上記の実施の形態1〜7に係るドライバ回路を集積回路(IC)又は集積回路の一部としても同様の効果を得ることができると共に、ドライバICとして小型化を図ることができる。実施の形態5〜7において、ブロッキング容量C1,C2は集積回路に含めずに集積回路の外部に設置してもよい。
【図面の簡単な説明】
【0051】
【図1】本発明の実施の形態1に係るドライバ回路を示すブロック図である。
【図2】本発明の実施の形態1に係るドライバ回路を示す回路図である。
【図3】ドライバ回路の出力波形である。
【図4】ドライバ回路の出力波形である。
【図5】クロスポイント調整回路の出力波形である
【図6】クロスポイント調整回路の出力波形である
【図7】ドライバ回路の比較例を示すブロック図である。
【図8】発明の実施の形態1〜4に係るドライバ回路のクロスポイント調整特性を示す図である。
【図9】本発明の実施の形態3に係るドライバ回路を示すブロック図である。
【図10】本発明の実施の形態4に係るドライバ回路を示すブロック図である。
【図11】本発明の実施の形態5に係るドライバ回路を示すブロック図である。
【図12】本発明の実施の形態5に係るドライバ回路を示す回路図である。
【図13】本発明の実施の形態6に係るドライバ回路を示す回路図である。
【図14】本発明の実施の形態7に係るドライバ回路を示す回路図である。
【符号の説明】
【0052】
A1 初段増幅段(差動増幅段)
A2 2段目増幅段(差動増幅段)
A3 最終増幅段(差動増幅段)
CP1,CP2,CP3 クロスポイント調整回路
IN 入力端子
IN_Posi 正相入力端子
IN_Nega 逆相入力端子
R51 第1の終端抵抗
R52 第2の終端抵抗
R53 第1の抵抗
R54 第2の抵抗
R55 第3の抵抗
R63,R64 抵抗(第1の抵抗分割回路)
R65,R66 抵抗(第2の抵抗分割回路)
【技術分野】
【0001】
本発明は、光変調器や半導体レーザを駆動するドライバ回路に関し、特にクロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路に関するものである。
【背景技術】
【0002】
光通信システムでは伝送情報の更なる高速、高密度化及び長距離化が要求されている。高速伝送のために、アプリケーションの動作周波数を10G,40G,100Gbpsと向上させている。高密度化のために、DWDM等の多重化通信が用いられている。比較的短距離の通信用途では直接変調駆動の半導体レーザが採用され、長距離通信用途では外部変調駆動が採用されている。
【0003】
外部変調駆動では、主に電界吸収型光変調器(EAM: Electric Absorption modulators)が用いられる。このEAMの光出力パワーの変化は、入力電圧の変化に対して非線形である。このため、EAMを駆動するドライバ回路は、出力波形のDutyがずれた、即ちクロスポイントが50%からずれた電気波形を出力する必要がある(例えば、特許文献1参照)。また、半導体レーザの光波形改善のためにもクロスポイントの調整が有用である。
【0004】
【特許文献1】特開平11−14951号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、クロスポイントが50%からずれた電気波形を出力するためには、ドライバ回路は動作周波数以上の広い帯域を必要とする。従って、帯域不足の結果、出力波形の劣化(高ジッタや低速Tf/Tf等)を生じるという問題があった。
【0006】
本発明は、上述のような課題を解決するためになされたもので、その目的は、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができるドライバ回路を得るものである。
【課題を解決するための手段】
【0007】
本発明は、直列に接続された複数の差動増幅段と、前記複数の差動増幅段の2つ以上の差動増幅段にそれぞれ接続された2つ以上のクロスポイント調整回路とを備え、前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路である。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【0008】
本発明により、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形を維持することができる。
【発明を実施するための最良の形態】
【0009】
実施の形態1.
図1は、本発明の実施の形態1に係るドライバ回路を示すブロック図である。このドライバ回路は、電界吸収型光変調器(不図示)を駆動するためのドライバ回路である。電界吸収型光変調器は、ドライバ回路により印加された電圧に応じて入射光を吸収して、強度変調された光信号を出力する。
【0010】
入力端子INと出力端子OUTの間に、初段増幅段A1、2段目増幅段A2及び最終増幅段A3の3段の差動増幅段が直列に接続されている。実施の形態1では、初段増幅段A1及び2段目増幅段A2に、クロスポイント調整回路CP1,CP2がそれぞれ接続されている。
【0011】
ここで、クロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。また、クロスポイント調整回路CP2は、2段目増幅段A2の正相と逆相のDCレベルの少なくとも一方を制御して、2段目増幅段A2の出力信号のクロスポイントを調整する。詳細については後述する。
【0012】
図2は、本発明の実施の形態1に係るドライバ回路を示す回路図である。 入力端子INとして、入力信号の正相が入力される正相入力端子IN_Posiと、入力信号の逆相が入力される逆相入力端子IN_Negaとが設けられている。出力端子OUTとして、出力信号の正相が出力される正相出力端子OUT_Posiと、出力信号の逆相が出力される逆相出力端子OUT_Negaとが設けられている。
【0013】
初段増幅段A1は、差動増幅回路DA1及びエミッタフォロワー回路EF1で構成されている。2段目増幅段A2は、差動増幅回路DA2及びエミッタフォロワー回路EF2で構成されている。最終増幅段A3は、差動増幅回路DA3のみで構成されている。各段の差動増幅回路DA1,DA2,DA3は、出力が決められた一定の振幅以下に制限されるリミッティングアンプとして動作する。各差動増幅器DA1,DA2,DA3の利得を20dB程度(電圧増幅率は10倍程度)とし、初段の差動増幅回路DA1の制限出力振幅は0.5Vpp、2段目の差動増幅回路DA2の制限出力振幅は1.0Vpp、3段目の差動増幅回路DA3の制限出力振幅は2.0Vppのように設定することができる。
【0014】
初段増幅段A1の差動増幅回路DA1とエミッタフォロワー回路EF1の間に、クロスポイント調整回路CP1が挿入されている。2段目増幅段A2の差動増幅回路DA2とエミッタフォロワー回路EF2の間に、クロスポイント調整回路CP2が挿入されている。
【0015】
初段増幅段A1の差動増幅回路DA1は、負荷抵抗R11,R12、スイッチングトランジスタTR11,TR12、定電流源CG11を有する。スイッチングトランジスタTR11,TR12のベースはそれぞれ正相入力端子IN_Posiと逆相入力端子IN_Negaに接続されている。スイッチングトランジスタTR11,TR12のコレクタは、それぞれ負荷抵抗R11,R12を介して電源に接続されている。共通接続されたスイッチングトランジスタTR11,TR12のエミッタと接地点との間に定電流源CG11が設けられている。負荷抵抗R11,R12の抵抗値と定電流源CG11の電流値によって、差動増幅回路DA1の制限出力振幅が決定される。
【0016】
初段増幅段A1のエミッタフォロワー回路EF1は、スイッチングトランジスタTr13,Tr14及び定電流源CG12,CG13を有する。スイッチングトランジスタTr13,Tr14のベースはそれぞれ差動増幅回路DA1のスイッチングトランジスタTR11,TR12のコレクタに接続されている。スイッチングトランジスタTr13,Tr14のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタTr13,Tr14のエミッタと接地点との間にそれぞれ定電流源CG12,CG13が設けられている。
【0017】
クロスポイント調整回路CP1は、抵抗R13,R14、定電流源CG14,CG15及び結合回路J1を有する。定電流源CG14は、スイッチングトランジスタTR11のコレクタとスイッチングトランジスタTr13のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源CG15は、スイッチングトランジスタTR12のコレクタとスイッチングトランジスタTr14のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源CG14,CG15を分離するために抵抗R13,R14が設けられている。定電流源CG14,CG15が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路J1により1本の制御端子T1にまとめられている。
【0018】
2段目増幅段A2の差動増幅回路DA2は、負荷抵抗R21,R22、スイッチングトランジスタTr21,Tr22、定電流源CG21を有する。スイッチングトランジスタTr21,Tr22のベースはそれぞれ初段増幅段A1のスイッチングトランジスタTr13,Tr14のエミッタに接続されている。スイッチングトランジスタTr21,Tr22のコレクタは、それぞれ負荷抵抗R21,R22を介して電源に接続されている。共通接続されたスイッチングトランジスタTr21,Tr22のエミッタと接地点との間に定電流源CG21が設けられている。負荷抵抗R21,R22の抵抗値と定電流源CG21の電流値によって、差動増幅回路DA2の制限出力振幅が決定される。
【0019】
2段目増幅段A2のエミッタフォロワー回路EF2は、スイッチングトランジスタTr23,Tr24及び定電流源CG22,CG23を有する。スイッチングトランジスタTr23,Tr24のベースはそれぞれ差動増幅回路DA2のスイッチングトランジスタTr21,Tr22のコレクタに接続されている。スイッチングトランジスタTr23,Tr24のコレクタはそれぞれ電源に接続されている。スイッチングトランジスタTr23,Tr24のエミッタと接地点との間にそれぞれ定電流源CG22,CG23が設けられている。
【0020】
クロスポイント調整回路CP2は、抵抗R23,R24、定電流源CG24,CG25及び結合回路J2を有する。定電流源CG24は、スイッチングトランジスタTr21のコレクタとスイッチングトランジスタTr23のベースを結ぶ正相のデータパスから電流を引き抜く。定電流源CG25は、スイッチングトランジスタTr22のコレクタとスイッチングトランジスタTr24のベースを結ぶ逆相のデータパスから電流を引き抜く。それぞれのデータパスから定電流源CG24,CG25を分離するために抵抗R23,R24が設けられている。定電流源CG24,CG25が引き抜く電流を制御する制御端子は、非反転オペアンプ等の結合回路J2により1本の制御端子T2にまとめられている。
【0021】
最終増幅段A3の差動増幅回路DA3は、負荷抵抗R31,R32、スイッチングトランジスタTr31,Tr32、定電流源CG31を有する。スイッチングトランジスタTr31,Tr32のベースはそれぞれ2段目増幅段A2のスイッチングトランジスタTr23,Tr24のエミッタに接続されている。スイッチングトランジスタTr31,Tr32のコレクタは、それぞれ負荷抵抗R31,R32を介して電源に接続され、かつそれぞれ正相出力端子OUT_Posiと逆相出力端子OUT_Negaに接続されている。共通接続されたスイッチングトランジスタTr31,Tr32のエミッタと接地点との間に定電流源CG31が設けられている。負荷抵抗R31,R32の抵抗値と定電流源CG31の電流値によって、差動増幅回路DA3の制限出力振幅が決定される。
【0022】
上記ドライバ回路の動作について説明する。光送受信器内に設けられたDAC(Digital to Analog Converter)から制御端子T1,T2にそれぞれ制御信号が入力される。この制御信号により、定電流源CG14,CG15,CG24,CG25がデータパスから引き抜く電流がそれぞれ制御される。このようにクロスポイント調整回路の正相と逆相の定電流源を制御することで、クロスポイント調整回路によるクロスポイント変動量が制御される。
【0023】
また、実施の形態1では、クロスポイント調整回路CP1,CP2ごとに制御端子T1,T2を設けているため、クロスポイント調整回路CP1,CP2によるクロスポイント変動量はそれぞれ個別に外部から制御される。なお、実施の形態1では、クロスポイント調整回路CP1,CP2の調整範囲は50%〜75%で同じにしている。
【0024】
ここで、クロスポイントの調整原理について説明する。図3,4は、ドライバ回路の出力波形(アイパターン)である。ドライバ回路の差動増幅回路の差動波形を完全に対称にすると、図3に示すように、クロスポイントが50%の電気波形が出力される。つまり、入力のクロスポイント50%が維持されて出力される。一方、差動増幅回路の差動波形の正相と逆相のDCレベルをずらすと、図4に示すように、クロスポイントが50%からずれた電気波形(クロスポイント80%)が出力される。
【0025】
本実施の形態では、差動増幅回路DA1,DA2の差動波形のDCレベルをずらすために、それぞれクロスポイント調整回路CP1,CP2を設けている。ここでは、クロスポイント調整回路CP1のみについて考える。図5,6は、クロスポイント調整回路CP1の出力波形である。定電流源CG14,CG15が同じ電流値を引き抜くようにすると、図5に示すように差動波形のDCレベルが同じになる。この結果、図3に示すように、クロスポイントが50%の電気波形が出力される。一方、定電流源CG14,CG15が異なる電流値を引き抜くようにすると、図6に示すように差動波形のDCレベルが異なる。この結果、図4に示すように、クロスポイントが50%からずれた電気波形が出力される。
【0026】
次に、実施の形態1に係るドライバ回路の効果について、比較例と対比しながら説明する。図7は、ドライバ回路の比較例を示すブロック図である。この比較例では、1つのクロスポイント調整回路CP1が初段増幅段A1に接続されている。図6に示す場合においては、DCバイアスをずらしたノードにおいて論理レベルが1(PosiがHレベル、NegaがLレベル)となるビットで、次段で差動増幅されることとなる出力波形のパルス幅Wとパルス振幅Aが狭まる。パルス振幅Aが狭まるほど次段の増幅回路でより大きな利得が必要とされるが、一般に増幅回路の利得と周波数の積(GB積)は有限であるため、次段の増幅回路における周波数帯域がより狭まることとなる。図7に示す比較例において高いパーセンテージのクロスポイント調整を行う場合、クロスポイント調整回路CP1のみで行う他なく、上記パルス幅Wとパルス振幅Aが大きく狭まり2段目増幅段の周波数帯域が狭まるため、良好な出力波形を得ることができない。
【0027】
一方、実施の形態1では、多段増幅回路の複数の個所にそれぞれクロスポイント調整回路CP1,CP2を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。例えば、最終的にクロスポイント80%の出力波形を得る場合、2段のクロスポイント調整回路CP1,CP2にそれぞれ65%のクロスポイント変動をさせればよい。従って、多段増幅回路は、図6のような広い帯域の波形ではなく、図5と図6の中間の帯域の波形を駆動すればよい。よって、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形(低ジッタや高速Tr/Tf等)を維持することができる。
【0028】
なお、本実施の形態では、差動増幅段が3段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の2つ以上の差動増幅段に、2つ以上のクロスポイント調整回路がそれぞれ接続されていればよい。
【0029】
実施の形態2.
実施の形態1では各クロスポイント調整回路CP1,CP2の調整範囲は同じであったが、実施の形態2では両者の調整範囲は異なる。具体的には、クロスポイント調整回路CP1の調整範囲は50%〜90%(粗い調整)、クロスポイント調整回路CP2の調整範囲は50%〜60%(微調整)である。その他の構成は実施の形態1と同様である。
【0030】
図8は、発明の実施の形態1〜4に係るドライバ回路のクロスポイント調整特性を示す図である。横軸が調整Bit数で、縦軸がクロスポイントを示している。横軸の調整Bit数が多いほうが、縦軸のクロスポイントを微調整可能となり有効である。図示のように、実施の形態2は、実施の形態1よりも微調整が可能である。
【0031】
実施の形態3.
図9は、本発明の実施の形態3に係るドライバ回路を示すブロック図である。2つのクロスポイント調整回路CP1,CP2が1つの制御端子T3に共通接続されている。そして、2つのクロスポイント調整回路CP1,CP2によるクロスポイント変動量は、制御端子T3を介して共通に外部から制御される。その他の構成は実施の形態1と同様である。
【0032】
これにより、制御用のDACが1つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。
【0033】
実施の形態4.
図10は、本発明の実施の形態4に係るドライバ回路を示すブロック図である。クロスポイント調整回路CP1によるクロスポイント変動量は外部から制御され、クロスポイント調整回路CP2によるクロスポイント変動量は固定されている。その他の構成は実施の形態1と同様である。
【0034】
これにより、制御用のDACが1つだけでよいため、部品点数が削減されて小型化・低コスト化を実現することができる。また、図8に示すように、狭い範囲ではあるがクロスポイントの微調整が可能である。従って、限定したクロスポイント調整範囲(例えば65%〜75%)でしか使用しないアプリケーションに有効である。
【0035】
なお、クロスポイント調整回路CP2によるクロスポイント変動量が外部から制御され、クロスポイント調整回路CP1によるクロスポイント変動量が固定されていても、同様の効果を得ることができる。
【0036】
実施の形態5.
図11は、本発明の実施の形態5に係るドライバ回路を示すブロック図である。入力端子INに第1のクロスポイント調整回路CP3が接続され、初段増幅段A1に第2のクロスポイント調整回路CP1が接続されている。この第1のクロスポイント調整回路CP3は、入力信号の正相と逆相のDCレベルの少なくとも一方を制御して、入力信号のクロスポイントを調整する。また、第2のクロスポイント調整回路CP1は、初段増幅段A1の正相と逆相のDCレベルの少なくとも一方を制御して、初段増幅段A1の出力信号のクロスポイントを調整する。その他の構成は実施の形態1と同様である。
【0037】
図12は、本発明の実施の形態5に係るドライバ回路を示す回路図である。ただし、2段目増幅段A2及び最終増幅段A3については省略している。また、初段増幅段A1及びクロスポイント調整回路CP1の構成は実施の形態1と同様である。
【0038】
正相入力端子IN_Posiと逆相入力端子IN_Negaに、それぞれAC結合(容量結合)に用いられるブロッキング容量C1,C2が接続されている。第1のクロスポイント調整回路CP3は、反射を削減するため50Ω終端された終端抵抗R41,R42を有する。制御端子T4は、終端抵抗R41を介して、正相入力端子IN_Posi及び差動増幅回路DA1のスイッチングトランジスタTR11のベースに接続されている。制御端子T5は、終端抵抗R42を介して、逆相入力端子IN_Nega及び差動増幅回路DA1のスイッチングトランジスタTR12のベースに接続されている。
【0039】
上記ドライバ回路の動作について説明する。AC結合入力方式の一般的な差動アンプでは、制御端子T4,T5がショートされ、左右対称な波形となる(=クロスポイント50%)。これに対し、本実施の形態では、DACから制御端子T4,T5にそれぞれ制御信号が入力される。この制御信号により、正相入力端子IN_Posiと逆相入力端子IN_NegaのDCレベルをそれぞれ決定する。これにより入力信号のクロスポイントが制御される。そして、実施の形態1と同様に、DACから制御端子T1に制御信号が入力され、クロスポイント調整回路CP1によるクロスポイント変動量が制御される。なお、第1及び第2のクロスポイント調整回路CP3,CP1によるクロスポイント変動量はそれぞれ個別に外部から制御される。
【0040】
以上説明したように、実施の形態5では、多段増幅回路の入力端子INと初段増幅段A1にそれぞれ第1及び第2のクロスポイント調整回路CP3,CP1を配置している。これにより、周波数帯域の負荷が分散されるため、多段増幅回路に求められる周波数帯域を緩和することができる。よって、クロスポイントが50%からずれた電気波形を出力する際も、良好な出力波形(低ジッタや高速Tr/Tf等)を維持することができる。
【0041】
なお、本実施の形態では、差動増幅段が3段の場合について説明したが、これに限らず複数の差動増幅段が直列に接続されていればよい。そして、複数の差動増幅段の何れかに、第2のクロスポイント調整回路が接続されていればよい。また、制御端子T4,T5を共通接続して1つの制御端子としてもよい。
【0042】
実施の形態6.
図13は、本発明の実施の形態6に係るドライバ回路を示す回路図である。実施の形態5とは第1のクロスポイント調整回路CP3の構成が異なる。このクロスポイント調整回路は両相終端タイプである。
【0043】
第1のクロスポイント調整回路CP3は、50Ωの第1及び第2の終端抵抗R51,R52と、第1〜第3の抵抗R53,R54,R55とを有する。第1の終端抵抗R51の一端は正相入力端子IN_Posiに接続されている。第2の終端抵抗R52の一端は逆相入力端子IN_Negaに接続されている。第1の抵抗R53の一端は第1の終端抵抗R51の他端に接続され、第1の抵抗R53の他端は高電位(第1の電位)に接続されている。第2の抵抗R54の一端は第2の終端抵抗R52の他端に接続され、第2の抵抗R54の他端は低電位(第2の電位)に接続されている。第3の抵抗R55の一端は第1の終端抵抗R51の他端及び第1の抵抗R53の一端に接続され、第3の抵抗R55の他端は第2の終端抵抗R52の他端及び第2の抵抗R54の一端に接続されている。
【0044】
一般的な両相終端タイプでは、第1の終端抵抗R51と第2の終端抵抗R52をショートさせて抵抗分割で決定されたDCバイアス値を正相及び逆相に反映させるのでDCバイアスずれは発生しない。これに対し、実施の形態6では第1の終端抵抗R51と第2の終端抵抗R52の間に第3の抵抗R55を挿入している。これにより、入力信号の正相と逆相のDCバイアス値がずれて、入力信号のクロスポイントが50%からずれる。第3の抵抗R55の抵抗値が大きいほど、クロスポイントは大きくずれる。よって、実施の形態5と同様の効果を得ることができる。
【0045】
実施の形態7.
図14は、本発明の実施の形態7に係るドライバ回路を示す回路図である。実施の形態5とは第1のクロスポイント調整回路CP3の構成が異なる。このクロスポイント調整回路は単相終端タイプである。即ち、実施の形態6とは異なり、正相入力端子IN_Posiと逆相入力端子IN_Negaにそれぞれ個別にDCバイアスを設定する回路が設けられている。
【0046】
第1のクロスポイント調整回路CP3は、50Ωの終端抵抗R61,R62と、抵抗R63,R64,R65,R66とを有する。終端抵抗R61の一端は容量C1を介して正相入力端子IN_Posiに接続され、終端抵抗R62の一端は容量C2を介して逆相入力端子IN_Negaに接続されている。高電位と低電位の間に抵抗R63,R64が直列に接続され、これらの抵抗の接続点に終端抵抗R61の他端が接続されている。高電位と低電位の間に抵抗R65,R66が直列に接続され、これらの抵抗の接続点に終端抵抗R62の他端が接続されている。
【0047】
抵抗R63,R64は、所定の定電圧を抵抗分割し、正相入力端子IN_Posiに分割電圧を出力する第1の抵抗分割回路を構成する。抵抗R65,R66は、所定の定電圧を抵抗分割し、逆相入力端子IN_Negaに分割電圧を出力する第2の抵抗分割回路を構成する。
【0048】
一般的な単相終端タイプでは、差動の対称性を保つため、第1及び第2の抵抗分割回路の出力電圧が同じである(両回路の抵抗定数が同じ)。これに対し、実施の形態7では、第1の抵抗分割回路の出力電圧と第2の抵抗分割回路の出力電圧が異なる。これにより、入力信号の正相と逆相のDCバイアス値がずれて、入力信号のクロスポイントが50%からずれる。よって、実施の形態5と同様の効果を得ることができる。
【0049】
なお、上記の実施の形態1〜7において、スイッチングトランジスタとしてバイポーラトランジスタに限らず、MOSトランジスタを用いても同様の効果を得ることができる。この場合、エミッタはソースとなり、ベースはゲートとなり、コレクタはドレインとなる。
【0050】
また、上記の実施の形態1〜7に係るドライバ回路を集積回路(IC)又は集積回路の一部としても同様の効果を得ることができると共に、ドライバICとして小型化を図ることができる。実施の形態5〜7において、ブロッキング容量C1,C2は集積回路に含めずに集積回路の外部に設置してもよい。
【図面の簡単な説明】
【0051】
【図1】本発明の実施の形態1に係るドライバ回路を示すブロック図である。
【図2】本発明の実施の形態1に係るドライバ回路を示す回路図である。
【図3】ドライバ回路の出力波形である。
【図4】ドライバ回路の出力波形である。
【図5】クロスポイント調整回路の出力波形である
【図6】クロスポイント調整回路の出力波形である
【図7】ドライバ回路の比較例を示すブロック図である。
【図8】発明の実施の形態1〜4に係るドライバ回路のクロスポイント調整特性を示す図である。
【図9】本発明の実施の形態3に係るドライバ回路を示すブロック図である。
【図10】本発明の実施の形態4に係るドライバ回路を示すブロック図である。
【図11】本発明の実施の形態5に係るドライバ回路を示すブロック図である。
【図12】本発明の実施の形態5に係るドライバ回路を示す回路図である。
【図13】本発明の実施の形態6に係るドライバ回路を示す回路図である。
【図14】本発明の実施の形態7に係るドライバ回路を示す回路図である。
【符号の説明】
【0052】
A1 初段増幅段(差動増幅段)
A2 2段目増幅段(差動増幅段)
A3 最終増幅段(差動増幅段)
CP1,CP2,CP3 クロスポイント調整回路
IN 入力端子
IN_Posi 正相入力端子
IN_Nega 逆相入力端子
R51 第1の終端抵抗
R52 第2の終端抵抗
R53 第1の抵抗
R54 第2の抵抗
R55 第3の抵抗
R63,R64 抵抗(第1の抵抗分割回路)
R65,R66 抵抗(第2の抵抗分割回路)
【特許請求の範囲】
【請求項1】
直列に接続された複数の差動増幅段と、
前記複数の差動増幅段の2つ以上の差動増幅段にそれぞれ接続された2つ以上のクロスポイント調整回路とを備え、
前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
【請求項2】
前記2つ以上のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項1に記載のドライバ回路。
【請求項3】
各クロスポイント調整回路のクロスポイント調整範囲は同じであることを特徴とする請求項2に記載のドライバ回路。
【請求項4】
各クロスポイント調整回路のクロスポイント調整範囲は異なることを特徴とする請求項2に記載のドライバ回路。
【請求項5】
前記2つ以上のクロスポイント調整回路によるクロスポイント変動量は、共通に外部から制御されることを特徴とする請求項1に記載のドライバ回路。
【請求項6】
前記2つ以上のクロスポイント調整回路の一部によるクロスポイント変動量は外部から制御され、前記2つ以上のクロスポイント調整回路の残りによるクロスポイント変動量は固定されていることを特徴とする請求項1に記載のドライバ回路。
【請求項7】
直列に接続された複数の差動増幅段と、
前記複数の差動増幅段の入力端子に接続された第1のクロスポイント調整回路と、
前記複数の差動増幅段の何れかに接続された第2のクロスポイント調整回路とを備え、
前記第1のクロスポイント調整回路は、入力信号の正相と逆相のDCレベルの少なくとも一方を制御して、前記入力信号のクロスポイントを調整し、
前記第2のクロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
【請求項8】
前記第1及び第2のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項7に記載のドライバ回路。
【請求項9】
前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
前記第1のクロスポイント調整回路は、
一端が前記正相入力端子に接続された第1の終端抵抗と、
一端が前記逆相入力端子に接続された第2の終端抵抗と、
一端が前記第1の終端抵抗の他端に接続され、他端が第1の電位に接続された第1の抵抗と、
一端が前記第2の終端抵抗の他端に接続され、他端が第2の電位に接続された第2の抵抗と、
一端が前記第1の終端抵抗の他端及び前記第1の抵抗の一端に接続され、他端が前記第2の終端抵抗の他端及び前記第2の抵抗の一端に接続された第3の抵抗とを有することを特徴とする請求項7に記載のドライバ回路。
【請求項10】
前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
前記第1のクロスポイント調整回路は、
所定の定電圧を抵抗分割し、前記正相入力端子に分割電圧を出力する第1の抵抗分割回路と、
所定の定電圧を抵抗分割し、前記逆相入力端子に分割電圧を出力する第2の抵抗分割回路とを有し、
前記第1の抵抗分割回路の出力電圧と前記第2の抵抗分割回路の出力電圧は異なることを特徴とする請求項7に記載のドライバ回路。
【請求項11】
請求項1〜10の何れか1項に記載のドライバ回路を含むことを特徴とするドライバIC。
【請求項1】
直列に接続された複数の差動増幅段と、
前記複数の差動増幅段の2つ以上の差動増幅段にそれぞれ接続された2つ以上のクロスポイント調整回路とを備え、
前記クロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
【請求項2】
前記2つ以上のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項1に記載のドライバ回路。
【請求項3】
各クロスポイント調整回路のクロスポイント調整範囲は同じであることを特徴とする請求項2に記載のドライバ回路。
【請求項4】
各クロスポイント調整回路のクロスポイント調整範囲は異なることを特徴とする請求項2に記載のドライバ回路。
【請求項5】
前記2つ以上のクロスポイント調整回路によるクロスポイント変動量は、共通に外部から制御されることを特徴とする請求項1に記載のドライバ回路。
【請求項6】
前記2つ以上のクロスポイント調整回路の一部によるクロスポイント変動量は外部から制御され、前記2つ以上のクロスポイント調整回路の残りによるクロスポイント変動量は固定されていることを特徴とする請求項1に記載のドライバ回路。
【請求項7】
直列に接続された複数の差動増幅段と、
前記複数の差動増幅段の入力端子に接続された第1のクロスポイント調整回路と、
前記複数の差動増幅段の何れかに接続された第2のクロスポイント調整回路とを備え、
前記第1のクロスポイント調整回路は、入力信号の正相と逆相のDCレベルの少なくとも一方を制御して、前記入力信号のクロスポイントを調整し、
前記第2のクロスポイント調整回路は、対応する差動増幅段の正相と逆相のDCレベルの少なくとも一方を制御して、対応する差動増幅段の出力信号のクロスポイントを調整することを特徴とするドライバ回路。
【請求項8】
前記第1及び第2のクロスポイント調整回路によるクロスポイント変動量は、それぞれ個別に外部から制御されることを特徴とする請求項7に記載のドライバ回路。
【請求項9】
前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
前記第1のクロスポイント調整回路は、
一端が前記正相入力端子に接続された第1の終端抵抗と、
一端が前記逆相入力端子に接続された第2の終端抵抗と、
一端が前記第1の終端抵抗の他端に接続され、他端が第1の電位に接続された第1の抵抗と、
一端が前記第2の終端抵抗の他端に接続され、他端が第2の電位に接続された第2の抵抗と、
一端が前記第1の終端抵抗の他端及び前記第1の抵抗の一端に接続され、他端が前記第2の終端抵抗の他端及び前記第2の抵抗の一端に接続された第3の抵抗とを有することを特徴とする請求項7に記載のドライバ回路。
【請求項10】
前記入力端子は、前記入力信号の正相が入力される正相入力端子と、前記入力信号の逆相が入力される逆相入力端子とを有し、
前記第1のクロスポイント調整回路は、
所定の定電圧を抵抗分割し、前記正相入力端子に分割電圧を出力する第1の抵抗分割回路と、
所定の定電圧を抵抗分割し、前記逆相入力端子に分割電圧を出力する第2の抵抗分割回路とを有し、
前記第1の抵抗分割回路の出力電圧と前記第2の抵抗分割回路の出力電圧は異なることを特徴とする請求項7に記載のドライバ回路。
【請求項11】
請求項1〜10の何れか1項に記載のドライバ回路を含むことを特徴とするドライバIC。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
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【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−109512(P2010−109512A)
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願番号】特願2008−277629(P2008−277629)
【出願日】平成20年10月29日(2008.10.29)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願日】平成20年10月29日(2008.10.29)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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