【課題】
ＤＤＳなどの発信源の位相をより多彩に制御すること。
【解決手段】
本発明の位相制御装置は、所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、複数の信号源ごとに設けられ、信号源から出力される信号の位相を示す第２の位相情報を格納する複数の位相情報格納手段と、位相情報格納手段によって格納された第２の位相情報に基づいて、複数の信号源のうち少なくとも１つの信号源から出力される信号の位相を変えて前記複数の信号源から出力される信号間の位相差を制御する位相制御手段とを具備する。また、第２の位相情報を第１の位相情報より高分解能となるよう構成することができる。 （もっと読む）

【課題】電圧制御水晶発振器の使用を回避することにより、コストの削減及び消費電力の低減を図ることができるとともに、視聴者が違和感を感じることなく送信局と受信局との映像・音声信号の同期をとることが可能な、局間補正装置を得る。
【解決手段】比較器６は、カウンタ値Ｋ１，Ｋ３の差Ｙ３が許容値Ｍを超えたことを検出すると、補正実行命令Ｓ４，Ｓ５を出力する。補正実行命令Ｓ４は補正部２に入力され、補正部２は、デコード部１から出力されたデータＤ２に対してリニアスケーリング補正を行って、補正後のデータＤ３を出力する。また、補正実行命令Ｓ５は自走ＰＣＲカウンタ５に入力され、自走ＰＣＲカウンタ５は、補正部２によるリニアスケーリング補正の補正量に応じて、カウンタ値Ｋ３を補正する。 （もっと読む）

【課題】信号発生装置の複数のチャンネルに供給されるクロックを停止することなく、チャンネル間の出力信号位相を制御する。
【解決手段】第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。位相比較回路２４は、信号発生ブロック１０及び１２内のメモリから波形データを読み出すための分周クロックを受けて、これらの位相を比較し、位相差信号を生成する。ＣＰＵは、この位相差信号を用いてクロック位相シフト回路２６及び２８を制御し、信号発生ブロック１０及び１２に供給するクロックの位相シフトを行うことで、第１及び第２チャンネル２０及び２２の出力信号の位相関係を所望の関係に制御する。 （もっと読む）

【課題】 クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得る。
【解決手段】 入力クロックＣＬＫ１とＣＬＫ２との切り替わり直後に第１及び第２の各基準分周回路１６，１７と第１及び第２の各比較分周回路１９，２０をそれぞれリセットすると共に、第１の選択回路１５から出力された基準選択クロックＳＥＬ１と第２の選択回路１８から出力された比較選択クロックＳＥＬ２にパルス信号Ｃをそれぞれ加えてＰＬＬ回路１１に入力するようにした。 （もっと読む）

【課題】 二つの出力クロック間の位相関係を一定とし、二つの出力クロック間の位相ズレの発生を防ぐことが可能なクロック同期装置を提供する。
【解決手段】 初期状態がデフォルトで基準クロック信号ＲＥＦｎをリファレンスクロックとする場合、同期マスタ制御部１１はＲＥＦ選択回路（ｎ）１２の選択信号ＳＥＬｎの出力制御として基準クロック信号ＲＥＦｎを選択し、ＲＥＦ選択回路（ｅ）１３の選択信号ＳＥＬｅの出力制御として同期回路（Ａ）１４の出力信号ｎ１を選択する。出力切替制御部１６によって切替制御が行われ、クロック出力は出力ｎ１から出力ｅ１への選択に切替わる時、同期マスタ制御部１１はＲＥＦ選択回路（ｎ）１２の選択信号ＳＥＬｎの出力制御として基準クロック信号ＲＥＦｎの選択を保持し、ＲＥＦ選択回路（ｅ）１３の選択信号ＳＥＬｅの出力制御として同期回路（Ａ）１４の出力信号ｎ１の選択を保持する。 （もっと読む）

オフセット信号位相調整を用いる同調可能な多重周波数源システムが、第１の周波数源と、位相遅延素子と、第１の周波数源と同時に動作するように構成された第２の周波数源とを含む。第１の周波数源は、基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを含む。位相遅延は、入力基準信号を受け取るように結合された入力と、出力とを含み、位相遅延素子は、入力基準信号に既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する。第２の周波数源は、位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを含む。 （もっと読む）

【課題】クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器を提供する。
【解決手段】共通の基準信号源１１からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループ１２−１〜１２ｎを有するクロック生成器１０は、基準信号の位相と帰還信号との位相差に応じた電圧信号を発生する位相比較器１３−１〜１３ｎと、位相比較器１３−１〜１３ｎからの電圧信号によって制御されるＶＣＯ１５−１〜１５−ｎと、ＶＣＯ１５−１〜１５−ｎの出力から位相比較器１３−１〜１３ｎの帰還信号入力までの帰還経路内に縦続接続される分周器群Ｄ１〜Ｄｍ群を有し、分周器群Ｄ１〜Ｄｍの各々の出力からクロック信号群を取り出す。 （もっと読む）

デジタル入力信号（２０）から第１のデジタル信号（７、３１）を回復するための構成が、デジタル入力信号（２０）をフィルタリングするためのデジタル・フィルタ（２９）と、デジタル基準信号（２１）を生成するためのデジタル制御発振器２８と、フィルタリングされたデジタル入力信号（２７）とデジタル基準信号（２１）との位相差（２５）を求めるためのデジタル位相検出器（２２）とを備える。第１のデジタル信号（７、３１）は、求められた位相差（２５）を、デジタル基準信号（２１）の位相に加えることによって回復することができる。
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同調電圧によって制御可能な状態の電圧制御水晶発振器（ＶＣＸＯ）である。該ＶＣＸＯは、水晶と、調整可能なコンデンサアレイとを有する。一例において、該ＶＣＸＯは、前記同調電圧を対応するディジタル値に変換するアナログ−ディジタル変換器と、前記水晶及び同調プロファイルにおける１つか又は複数のパラメータを格納するメモリと、論理ブロックとを備える。該論理ブロックは、前記ディジタル値と前記水晶及び同調ファイルにおける１つか又は複数のパラメータとを受け取って、前記調整可能なコンデンサアレイを調整することにおいて使用するための１つか又は複数の値を動的に算出する。このようにして、前記論理ブロックは、リアルタイムに、前記ＶＣＸＯの動作（すなわち、発振周波数）を動的に計算し且つ調整することができる。
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【課題】 本発明は、クロック信号の間引き処理にともなう特性劣化を防止したタイミングリカバリ回路及び間引きクロック生成方法を提供することを目的とする。
【解決手段】タイミングリカバリ回路は、第１のタイミング信号を出力端に出力する第１の発振回路と、第２のタイミング信号を出力端に出力する第２の発振回路と、第１のクロック信号の供給端と第１の発振回路の出力端とに結合され第１のタイミング信号に応じて第１のクロック信号のパルスを間引いた第２のクロック信号を出力端に出力する第１の間引き回路と、第１の間引き回路の出力端と第２の発振回路の出力端に結合され第２のタイミング信号に応じて第２のクロック信号のパルスを間引いた第３のクロック信号を生成する第２の間引き回路を含み、第１のタイミング信号及び第２のタイミング信号の何れか一方は固定の周期を有し他方はフィードバック制御に応じた周期を有することを特徴とする。 （もっと読む）