【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供する。
【解決手段】基準信号ｒｅｆ−ＣＬＫと帰還信号の位相を比較する位相比較器２と、チャージポンプ４と、ループフィルター５と、電圧電流変換器６と、電流制御発振器７ａと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器３とを備えた帰還ループにより、出力信号ｏｕｔ−ＣＬＫの周波数を基準信号で設定される周波数に収束させるＰＬＬ回路であって、電流制御発振器７ａから負荷回路８に出力される出力信号ｏｕｔ−ＤＬと位相比較器２に入力される基準信号の位相をずらす遅延回路１１ａを帰還ループ外に備えた。 （もっと読む）

【課題】より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。 （もっと読む）

【課題】マイクロ波発生装置の複数の出力間の位相を連続的に変化させることのできる位相可変手段を着脱自在な構造体として提供する。
【解決手段】マイクロ波発生装置１０の分配部１２と初段増幅部１３ａを接続するマイクロ波伝送路１４ａの両端部（点Ａ、点Ｂ）に接続される位相可変手段２１は、入力部２２と出力部２３とを接続するジグザグ形状のマイクロ波伝送路２４と、マイクロ波伝送路２４の所定領域を覆う半円形状の誘電体板２８を備え、誘電体板２８をマイクロ波伝送路２４に摺動回転させてマイクロ波伝送路２４を伝送するマイクロ波の位相を遅延させる。そして、位相可変手段２１における位相遅延量の連続的変化はマイクロ波発生装置１０の２つの出力の位相差に反映され、このような位相差が変化する２つのマイクロ波信号を加熱装置に適用することで様々な被加熱物の加熱の均一化を促進させることができる。 （もっと読む）

【課題】従来の非同期データ受け渡しでは、送り側の信号変化周期を受け側の動作クロックの２倍以上にしておく必要があった。
ここで本発明では、この制限なく、非同期データの受け渡しを可能にすることを目的とする。
【解決手段】この目的を達成するために本発明では、非同期の関係にある２つのクロックから位相差量をパルス幅で抽出し、これを制御カウンタのクロックとして使用し、徐々にパルス幅が大きくなってカウンタが動作すると、遅延量制御部によって、一方のクロックの遅延量を制御し、一方のクロックが他方のクロックに追従する装置を提供する。 （もっと読む）

【課題】 移相量を常に一定に制御可能とし、電源電圧変動時等の影響の低減、素子バラツキの影響を低減する移相回路の提供。
【解決手段】基準周波数信号が入力されて２分配され一方の信号は位相比較器１０２の一方の入力となり、他方の信号は移相器１０１を介してその位相が移相された後に、前記位相比較器１０２の他方の入力となり、位相比較器１０２の出力はループフィルタ（ＬＰＦ）１０３を介して差動増幅器１０４の一方の入力端子に入力され、差動増幅器１０４の出力信号により移相器１０１の移相量が制御されるＰＬＬループを有し、差動増幅器１０４の他方の入力端子に印加される基準電圧により前記移相器１０１での移相量が定まる。 （もっと読む）

【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。
【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθ_{ｄｒｉｆｔ}を算出する。その位相ドリフト量Δθ_{ｄｒｉｆｔ}に基づいて標準信号１００ａの位相補正を行う。 （もっと読む）

【課題】 クロック信号の高い周波数精度およびシステムの低消費電流を実現することができる半導体装置を実現する。
【解決手段】 本発明の半導体装置は、外付けされる外部発振回路１７の発振動作を発振停止信号により制御し、外部発振回路１７からの信号を外部クロック信号として出力する制御回路１１と、クロック信号を生成し出力する内部発振回路１２と、外部クロック信号または内部発振回路１２からのクロック信号を切り替え信号に基づいて選択し、内部クロック信号として出力するセレクタ１４を有する。 （もっと読む）

【課題】周波数の高いクロックを用いる事無く、小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路及びフェイズロックドループ回路を提供する。
【解決手段】入力される水平同期信号ＳＹＮＣ＿ＩＮは、位相シフト回路２１により位相調整データＣＫＰＨＡＳＥの上位２Ｂｉｔｓの値に応じてシフトされ、その出力によりアップダウンカウンタ２２はクロックＮＣＫＰをアップ及びダウンカウントして、逓倍回路３２等経てラッチ回路２３に出力し、ラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰによりラッチして、位相調整出力ＨＤ＿ＳＩＧを出力する。 （もっと読む）

【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。
【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。 （もっと読む）

【課題】発振信号を安定して生成することが可能な半導体集積回路およびそれを備えた電子機器を提供する。
【解決手段】半導体集積回路１０１は、発振信号を出力する発振回路１と、発振回路１から受けた発振信号を外部へ出力するか否かを切り替える切り替え回路２とを備える。 （もっと読む）