【課題】ノイズ抑制の困難度を簡易な回路素子で簡単化するための発振器結合システムを提供する。
【解決手段】複数の発振素子と、複数の遅延素子とを備え、該遅延素子は、少なくとも２つの発振素子の間に接続され、それらの複数の遅延素子の間には特定の位相または時間遅延関係があり、該遅延素子により少なくとも該２つの発振素子の位相または周波数のノイズ抑制関連特性が結合されることで、回路システム動作中においてノイズの自己相関性が低下し、位相または周波数のノイズ抑制効果が増進し、スペースを取るような固体（ｓｏｌｉｄ ｓｔａｔｅ）サーキュレータ（ｃｉｒｃｕｌａｔｏｒ）またはアイソレーター（ｉｓｏｌａｔｏｒ）または共振器（ｒｅｓｏｎａｔｏｒ）の使用はなく、信号のひずみが低減され、システムの安定性が向上している。 （もっと読む）

【課題】 導入できるマイクロ波の周波数帯域が狭い負荷に対しマグネトロンで効率よくマイクロ波を導入できる新しい手段を提供する。
【解決手段】 周波数特性が優れた低電力の注入波発振装置の出力をマグネトロンに注入してマグネトロンの出力特性を発振周波数とスペクトラムについて大きく改善するとともに、合わせて負荷からの反射をこの注入波発振装置に導入されないようにして、マグネトロン出力を負荷に効率よく安定に導入できる装置を実現した。 （もっと読む）

【課題】クロック周波数が高くてもクロック復元回路（検証回路）を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。
【解決手段】検証回路80は,循環制御レジスタ(32)の2個以上連続する記憶素子の第1セットに接続され,第1セット記憶素子のいずれかが第1値のときに第1状態を持ち,第1セット記憶素子の全てが第2値のときに第2状態を持つ第1チェック信号を生成する第1チェック手段82と、レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に接続され,第2セット記憶素子のいずれかが第1値のときに第1状態を持ち,第2セット記憶素子の全てが第2値のときに第2状態を持つ第2チェック信号を生成する第2チェック手段84と、第1および第2チェック手段に接続され第1および第2チェック信号が同じ状態を持つとき制御パターンが不正であることを示す検出信号を生成する同一状態検出手段86とを備えるように構成する。 （もっと読む）

【課題】 量子化誤差の蓄積を回避しつつ、ローカルクロックの過剰なドリフトを回避するローカルクロックの正確な補正方法等を提供する。
【解決手段】上述した課題は、複数のレート係数の中からレート係数のシーケンスを選択する段階と、徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階とを有するローカル時間を補正する方法等により解決することができる。 （もっと読む）

【課題】ＡＤＳＬ装置とＴＣＭ−ＩＳＤＮ装置とが整合されてサービスされるときに発生するＮＥＸＴまたはＦＥＸＴのノイズをＴＴＲのオフセット調整を通じて除去することのできるＡＤＳＬのＴＴＲオフセット調整装置及びその方法を提供する。
【解決手段】ＴＴＲｃに同期された第１及び第２クロックを相互に同期化し、前記同期化された第２クロックを一定の大きさの第３クロックに分周し、前記ＴＴＲｃを前記分周された第３クロックを用いてハイクロック及びロウクロックに区分して各々カウントし、オフセット調整値の分だけ前記カウントされたハイクロック及びロウクロックを各々オフセット補正し、補正された第４クロック及び前記第１及び第２クロックを前記ＡＤＳＬ装置に提供するようにする。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

本明細書では、概して高出力ミリ波発振器の実施例を説明する。その他の実施例も説明および請求できる。一部の実施例では、前記発振器（１００）は、反射配列増幅器（１０２）の個別のサブ配列増幅要素（１１４）による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（１０２）に反射する偏光部分反射器（１０６）を含む。他の一部の実施例では、前記発振器（２００）は、前記サブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（２０２）に反射する位相段階型偏光感知反射板（２０６）を含む。一部の実施例では、前記発振器（４００）は、反射器（４２６）と、反射が前記反射配列増幅器（４０２）に戻ってサブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射器（４２６）に通過させる位相段階型偏光反射透過板（４０６）を含む。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを測定可能とするＳＥＲＤＥＳ回路の提供。
【解決手段】シリアルデータサンプリング回路(101)と、クロックとデータの位相関係を検出する位相比較器(102)と、位相比較結果（ＵＰ／ＤＯＷＮ）に基づき位相制御信号を出力する位相制御器(103)と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御信号に基づき位相を補間したクロック信号をデータサンプリング回路(101)に供給する位相補間器(104)とがループを構成する。この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 （もっと読む）

【課題】 参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。
【解決手段】 位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。 （もっと読む）

【課題】 互いに非同期である送信側装置と受信側装置とのクロック同期をとるために、入力データ速度に対して数倍程度のクロック周波数があれば同期可能なクロック同期方法およびクロック同期回路を提供する。
【解決手段】 受信フレームが、クロックの同期のために利用される予め定められた信号を有する任意のビット数のクロック同期情報を備え、受信装置が、入力信号識別手段と、積分手段と、最適位相判定手段とを備え、受信装置が、受信フレームを受信したときに、入力信号識別手段が、前記受信フレームのクロック同期情報を識別し、積分手段が、前記入力信号識別手段の識別結果を位相毎に累積加算し、最適位相判定手段が、前記積分手段の累積加算結果を位相毎に比較することにより、クロック同期を得るために最適な位相を判定する。 （もっと読む）