PLL回路
【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供する。
【解決手段】基準信号ref−CLKと帰還信号の位相を比較する位相比較器2と、チャージポンプ4と、ループフィルター5と、電圧電流変換器6と、電流制御発振器7aと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器3とを備えた帰還ループにより、出力信号out−CLKの周波数を基準信号で設定される周波数に収束させるPLL回路であって、電流制御発振器7aから負荷回路8に出力される出力信号out−DLと位相比較器2に入力される基準信号の位相をずらす遅延回路11aを帰還ループ外に備えた。
【解決手段】基準信号ref−CLKと帰還信号の位相を比較する位相比較器2と、チャージポンプ4と、ループフィルター5と、電圧電流変換器6と、電流制御発振器7aと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器3とを備えた帰還ループにより、出力信号out−CLKの周波数を基準信号で設定される周波数に収束させるPLL回路であって、電流制御発振器7aから負荷回路8に出力される出力信号out−DLと位相比較器2に入力される基準信号の位相をずらす遅延回路11aを帰還ループ外に備えた。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、ジッタを低減可能としたPLL回路に関するものである。
近年の半導体集積回路装置では、動作速度の高速化及び低消費電力化が進み、このような半導体集積回路装置に搭載されるPLL回路では、ジッタと呼ばれる時間軸方向のノイズを低減することが必要となっている。特に、アナログ回路とデジタル回路が混在する半導体集積回路装置では、デジタル回路に起因するノイズがPLL回路にジッタを発生させるため、このようなジッタを低減することが必要となっている。
【背景技術】
【0002】
図12は、従来のPLL回路の一例を示す。水晶発振器等の発振回路から出力される基準信号ref−CLKは、分周器1で1/Nに分周されて位相比較器2に入力され、その位相比較器2には例えば分周比1/Mの分周器3の出力信号が帰還信号として入力される。そして、位相比較器2は分周器1,3の出力信号の位相差を検出し、その位相差に応じたパルス信号をチャージポンプ4に出力する。
【0003】
チャージポンプ4は位相比較器2から出力されるパルス信号に基づいて出力電圧をローパスフィルター5に出力する。その出力電圧は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【0004】
ローパスフィルター5は、チャージポンプ4の出力電圧を平滑して高周波成分を除去した出力信号をV/I変換器6に出力する。V/I変換器6は、ローパスフィルター5の出力電圧を電流に変換して電流制御発振器(以下ICOとする)7に出力する。
【0005】
ICO7は、V/I変換器6の出力電流に応じた周波数の出力信号out−CLKをデジタル回路8及び前記分周器3に出力する。デジタル回路8は、出力信号out−CLKに基づいて所要の動作を行う。
【0006】
このように構成されたPLL回路では、分周器3の出力信号の周波数及び位相を分周器1の出力信号の周波数及び位相と一致させるように動作する。
図13は、分周器1,3の分周比を便宜的に1とした場合の動作を示す。位相比較器2からICO7までのループにより、基準信号ref−CLKと出力信号out−CLKとは同位相となるように収束する。
【0007】
ICO7から出力信号out−CLKが出力されると、デジタル回路8では出力信号out−CLKの立ち上がり及び立ち下がりに基づいて内部回路が所要のスイッチング動作を行う。従って、デジタル回路8の動作により、位相比較器2からICO7までの各回路に供給される電源Vcc及びグランドGND電位に出力信号out−CLKに同期したノイズNが発生する。
【0008】
一方、位相比較器2では基準信号ref−CLKの立ち上がりあるいは立ち下がりのタイミングで比較動作を行うため、電源ノイズNにより出力信号が不安定となる。また、共通の電源で動作するチャージポンプ4の出力信号も不安定となる。
【0009】
この結果、出力信号out−CLKの立ち上がり及び立ち下がり時にジッタZが多く発生している。
【特許文献1】特開2005−79835号公報
【特許文献2】特開2006−174243号公報
【特許文献3】特開平8−56157号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
上記のように、従来のPLL回路では出力信号out−CLKに同期して電源ノイズNが発生するタイミングと、位相比較器2での位相比較タイミングとが一致するため、出力信号out−CLKにジッタZが多くなるという問題点がある。
【0011】
特許文献1には、電圧制御発振器と分周器との間に移相器を介在させて、ジッタの発生を抑制するPLL回路が開示されている。しかし、電圧制御発振器の出力信号を位相比較器に帰還する帰還ループに移相器が介在されるので、電圧制御発振器の出力信号周波数が安定するまでのロックアップ速度に影響を及ぼす。また、移相器で遅延させる遅延時間を最適に調整する必要があるため、移相器に遅延量切り替え部を必要とする。従って、移相器の回路規模が増大するという問題点がある。
【0012】
特許文献2には、電圧制御発振器内の遅延回路の遅延値を制御して、発振周波数特性を段階的に切り替え可能としたPLL回路が開示されているが、ジッタを低減するための構成は開示されていない。
【0013】
特許文献3には、電圧制御回路に可変遅延回路を備えたPLL回路が開示されているが、ジッタを低減するための構成は開示されていない。
この発明の目的は、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することにある。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することにある。
【課題を解決するための手段】
【0014】
上記目的は、基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換回路と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるPLL回路であって、前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたPLL回路により達成される。
【0015】
また、前記電圧電流変換回路の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を前記遅延回路に備えたPLL回路により達成される。
【発明の効果】
【0016】
本発明によれば、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することができる。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することができる。
【発明を実施するための最良の形態】
【0017】
図1は、この発明を具体化したPLL回路の一実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。
この実施の形態の分周器1,3、位相比較器2、チャージポンプ4、ローパスフィルター(ループフィルター)5、V/I変換器6、ICO7aの各構成及び帰還ループは前記従来例と同様である。位相比較器2は分周器1から出力される基準信号と分周器3から出力される帰還信号を比較し、その位相差信号を出力する。
【0018】
前記ICO7aの出力信号out−CLKは遅延回路11aを介してデジタル回路(負荷回路)8に出力される。図2は前記ICO7a及び遅延回路11aの具体的構成を示す。
【0019】
同図に示すように、ICO7aは、差動増幅器12a〜12cが環状に接続され、各差動増幅器12a〜12cにV/I変換器6の出力電流Ioutが供給される。前記差動増幅器12a〜12cの具体的構成を図3に示す。そして、V/I変換器6の出力電流の変化により差動増幅器12a〜12cのバイアス電流IBが変化するように構成される。このような構成により、ICO7aではV/I変換器6の出力電流Ioutの変化により出力信号out−CLKの周波数が変化する。
【0020】
図4は、3段の差動増幅器12a〜12cで構成されるICO7aの出力信号波形を示す。同図に示すように、各差動増幅器12a〜12cの出力信号n1,バーn1〜n3,バーn3は、位相が所定間隔ずつずれた波形となる。
【0021】
前記遅延回路11aは、前記ICO7aの出力信号out−CLKからインバータ回路13a〜13cにより位相反転信号が生成され、その位相反転信号が差動増幅器12dに入力される。差動増幅器12dはICO7aを構成する差動増幅器12a〜12cと同一構成であり、同様にV/I変換器6の出力電流Ioutがバイアス電流として供給される。
【0022】
このような遅延回路11aでは、ICO7aを構成する差動増幅器12a〜12cと同様に、差動増幅器12dにV/I変換器6の出力電流Ioutがバイアス電流として供給されることから、ICO7aの出力信号out−CLKに対し常に一定の割合の遅延時間が生成される。
【0023】
ICO7aが3段の差動増幅器12a〜12cで構成されていると、図5に示すように、遅延回路11aの出力信号out−DLは、ICO7aの出力信号out−CLKに対し1/6周期分遅延した波形となる。そして、差動増幅器12dの出力信号がインバータ回路13dを介して前記デジタル回路8に出力される。
【0024】
上記のように構成されたPLL回路の動作を図5に示す。分周器1,3の分周比を便宜的に1とすれば、位相比較器2からICO7aまでのループにより、基準信号ref−CLKと出力信号out−CLKとは同位相となるように収束する。
【0025】
そして、遅延回路11aでICO7aの出力信号out−CLKを1/6周期遅延させた出力信号out−DLが生成され、その出力信号out−DLがデジタル回路8に出力される。
【0026】
デジタル回路8では、遅延回路11aの出力信号out−DLの立ち上がり及び立下りに基づいて所要のスイッチング動作が行われる。すると、デジタル回路8の動作により、位相比較器2からICO7aまでの各回路に供給される電源Vcc及びグランドGND電位に出力信号out−DLに同期したノイズNが発生するが、このノイズNは基準信号ref−CLKの立ち上がり及び立下り、すなわち位相比較器2での比較タイミングとは一致しなくなる。
【0027】
上記のように構成されたPLL回路では、次に示す作用効果を得ることができる。
(1)ICO7aの出力信号out−CLKを、遅延回路11aを介してデジタル回路8に出力するので、デジタル回路8の動作に起因する電源ノイズNの発生タイミングと、位相比較器2での比較タイミングとをずらすことができる。従って、ICO7aの出力信号out−CLKでのジッタの発生を抑制することができる。
(2)遅延回路11aは、ICO7aを構成する差動増幅器12a〜12cと同一構成であり、V/I変換器6の出力電流Ioutが共通のバイアス電流として供給されて遅延時間自動調整回路が構成されるので、遅延回路11の遅延時間は、ICO7aの出力信号out−CLKの周期に対し常に一定の割合となる。従って、遅延回路11aの遅延時間をICO7aの出力信号out−CLKの周波数の変化に応じて自動的に調整することができる。
(3)遅延回路11aは、主にICO7aを構成する差動増幅器12a〜12cと同一構成の一つの差動増幅器12dで構成することができる。従って、遅延回路11aを簡単な構成とすることができる。
(第二の実施の形態)
図6〜図9は、第二の実施の形態を示す。この実施の形態は、ICO7bを奇数段のインバータ回路で構成し、遅延回路11bもICO7bの構成要素であるインバータ回路で構成したものである。その他の構成は、第一の実施の形態と同様である。
【0028】
図6に示すICO7bは、奇数段のインバータ回路14a〜14cがそれぞれ転送ゲート15a〜15cを介して環状に接続されている。各転送ゲート15a〜15cは、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを並列に接続した構成であり、各転送ゲート15a〜15cのPMOS側ゲート端子には、共通の制御電圧V1が入力され、各転送ゲート15a〜15cのNMOS側ゲート端子には、共通の制御電圧V2が入力される。
【0029】
そして、制御電圧V1が低下し、制御電圧V2が上昇して、転送ゲート15a〜15cの転送電流が増大すると、ICO7bの出力信号out−CLKの周波数が高くなる。また、制御電圧V1が上昇し、制御電圧V2が低下して、転送ゲート15a〜15cの転送電流が減少すると、ICO7の出力信号out−CLKの周波数が低くなる。また、図7に示すように、各インバータ回路14a〜14cの出力信号n1〜n3は、位相が所定間隔ずつずれた波形となる。
【0030】
前記制御電圧V1,V2は、図8に示す制御電圧生成部16で生成される。すなわち、V/I変換器6の出力電流IoutはNチャネルMOSトランジスタT1,T2のドレイン及び同トランジスタT1のドレインに供給される。トランジスタT1,T2のソースはグランドGNDに接続されてカレントミラー回路を構成している。そして、トランジスタT1のドレイン電圧が前記制御電圧V2として供給される。
【0031】
前記トランジスタT2のドレインがPチャネルMOSトランジスタT3のドレイン及びゲートに接続され、同トランジスタT3のソースは電源Vccに接続される。そして、トランジスタT3のドレインから前記制御電圧V1が出力される。
【0032】
このように構成された制御電圧生成部16では、V/I変換器6の出力電流Ioutが増大すると、制御電圧V2が上昇するとともに、トランジスタT2のドレイン電流が増大して制御電圧V1が低下する。また、V/I変換器6の出力電流Ioutが減少すると、制御電圧V2が低下するとともに、トランジスタT2のドレイン電流が減少して制御電圧V1が上昇する。
【0033】
図9は、遅延回路11bを示す。この遅延回路11bは、転送ゲート15dとインバータ回路14dとで構成され、転送ゲート15dのPMOS側ゲートには前記制御電圧V1が入力され、NMOS側ゲートには前記制御電圧V2が入力される。そして、ICO7bの出力信号out−CLKが転送ゲート15d及びインバータ回路14dを介して出力信号out−DLとしてデジタル回路8に出力される。
【0034】
このような遅延回路11bでは、制御電圧V1が低下し、かつ制御電圧V2が上昇して、転送ゲート15dの転送電流が増大すると遅延時間が減少し、制御電圧V1が上昇し、かつ制御電圧V2が低下して、転送ゲート15dの転送電流が減少すると遅延時間が増大する。
【0035】
従って、ICO7bの出力信号out−CLKの周波数が高くなると、遅延回路11bの遅延時間が減少し、ICO7bの出力信号out−CLKの周波数が低くなると、遅延回路11bの遅延時間が増大する。従って、遅延回路11bの遅延時間はICO7bの出力信号out−CLKの周期に対し常に一定の割合となる。
【0036】
このように構成されたICO7b及び遅延回路11bを備えたPLL回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
(第三の実施の形態)
図10は、第三の実施の形態を示す。この実施の形態は、例えばICO7bを前記第二の実施の形態と同様な構成としたとき、分周器1と位相比較器2との間に前記遅延回路11bを挿入する構成としたものである。
【0037】
なお、遅延回路11bにはV/I変換器6の出力電流Ioutに加えてアイドリング電流Iidが供給されている。このアイドリング電流Iidの供給により、このPLL回路の起動時にV/I変換器6の出力電流Ioutが出力されない状態であっても、基準信号ref−CLKが位相比較器2に確実に転送される。
【0038】
上記のように、分周器1と位相比較器2との間に遅延回路11bを介在させることにより、位相比較器2での比較タイミングと、ICO7bの出力信号out−CLKの立ち上がりあるいは立ち下がりのタイミングとが一致しない状態となる。従って、ICO7bの出力信号out−CLKでのジッタの発生を抑制することができる。
(第四の実施の形態)
図11は、第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態と同様な遅延回路11bを分周器1の前段に介在させたものである。このような構成により、前記第三の実施の形態と同様な作用効果を得ることができる。
【0039】
上記実施の形態は、以下の態様で実施してもよい。
・第一の実施の形態のICO7a及び遅延回路11aを第三及び第四の実施の形態で使用してもよい。
【図面の簡単な説明】
【0040】
【図1】第一の実施の形態を示すブロック図である。
【図2】第一の実施の形態のICO及び遅延回路を示す回路図である。
【図3】差動増幅器を示す回路図である。
【図4】ICOの動作を示すタイミング波形図である。
【図5】第一の実施の形態のPLL回路の動作を示すタイミング波形図である。
【図6】第二の実施の形態のICOを示す回路図である。
【図7】第二の実施の形態のICOの動作を示すタイミング波形図である。
【図8】第二の実施の形態の制御電圧発生部を示す回路図である。
【図9】第二の実施の形態の遅延回路を示す回路図である。
【図10】第三の実施の形態を示すブロック図である。
【図11】第四の実施の形態を示すブロック図である。
【図12】従来例を示すブロック図である。
【図13】従来例の動作を示すタイミング波形図である。
【符号の説明】
【0041】
1,3 分周器
2 位相比較器
4 チャージポンプ
5 ループフィルター(ローパスフィルター)
6 電圧電流変換器(V/I変換器)
7a,7b 電流制御発振器(ICO)
8 負荷回路(デジタル回路)
11a,11b 遅延回路
ref−CLK 基準信号
out−DL 出力信号
【技術分野】
【0001】
この発明は、ジッタを低減可能としたPLL回路に関するものである。
近年の半導体集積回路装置では、動作速度の高速化及び低消費電力化が進み、このような半導体集積回路装置に搭載されるPLL回路では、ジッタと呼ばれる時間軸方向のノイズを低減することが必要となっている。特に、アナログ回路とデジタル回路が混在する半導体集積回路装置では、デジタル回路に起因するノイズがPLL回路にジッタを発生させるため、このようなジッタを低減することが必要となっている。
【背景技術】
【0002】
図12は、従来のPLL回路の一例を示す。水晶発振器等の発振回路から出力される基準信号ref−CLKは、分周器1で1/Nに分周されて位相比較器2に入力され、その位相比較器2には例えば分周比1/Mの分周器3の出力信号が帰還信号として入力される。そして、位相比較器2は分周器1,3の出力信号の位相差を検出し、その位相差に応じたパルス信号をチャージポンプ4に出力する。
【0003】
チャージポンプ4は位相比較器2から出力されるパルス信号に基づいて出力電圧をローパスフィルター5に出力する。その出力電圧は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【0004】
ローパスフィルター5は、チャージポンプ4の出力電圧を平滑して高周波成分を除去した出力信号をV/I変換器6に出力する。V/I変換器6は、ローパスフィルター5の出力電圧を電流に変換して電流制御発振器(以下ICOとする)7に出力する。
【0005】
ICO7は、V/I変換器6の出力電流に応じた周波数の出力信号out−CLKをデジタル回路8及び前記分周器3に出力する。デジタル回路8は、出力信号out−CLKに基づいて所要の動作を行う。
【0006】
このように構成されたPLL回路では、分周器3の出力信号の周波数及び位相を分周器1の出力信号の周波数及び位相と一致させるように動作する。
図13は、分周器1,3の分周比を便宜的に1とした場合の動作を示す。位相比較器2からICO7までのループにより、基準信号ref−CLKと出力信号out−CLKとは同位相となるように収束する。
【0007】
ICO7から出力信号out−CLKが出力されると、デジタル回路8では出力信号out−CLKの立ち上がり及び立ち下がりに基づいて内部回路が所要のスイッチング動作を行う。従って、デジタル回路8の動作により、位相比較器2からICO7までの各回路に供給される電源Vcc及びグランドGND電位に出力信号out−CLKに同期したノイズNが発生する。
【0008】
一方、位相比較器2では基準信号ref−CLKの立ち上がりあるいは立ち下がりのタイミングで比較動作を行うため、電源ノイズNにより出力信号が不安定となる。また、共通の電源で動作するチャージポンプ4の出力信号も不安定となる。
【0009】
この結果、出力信号out−CLKの立ち上がり及び立ち下がり時にジッタZが多く発生している。
【特許文献1】特開2005−79835号公報
【特許文献2】特開2006−174243号公報
【特許文献3】特開平8−56157号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
上記のように、従来のPLL回路では出力信号out−CLKに同期して電源ノイズNが発生するタイミングと、位相比較器2での位相比較タイミングとが一致するため、出力信号out−CLKにジッタZが多くなるという問題点がある。
【0011】
特許文献1には、電圧制御発振器と分周器との間に移相器を介在させて、ジッタの発生を抑制するPLL回路が開示されている。しかし、電圧制御発振器の出力信号を位相比較器に帰還する帰還ループに移相器が介在されるので、電圧制御発振器の出力信号周波数が安定するまでのロックアップ速度に影響を及ぼす。また、移相器で遅延させる遅延時間を最適に調整する必要があるため、移相器に遅延量切り替え部を必要とする。従って、移相器の回路規模が増大するという問題点がある。
【0012】
特許文献2には、電圧制御発振器内の遅延回路の遅延値を制御して、発振周波数特性を段階的に切り替え可能としたPLL回路が開示されているが、ジッタを低減するための構成は開示されていない。
【0013】
特許文献3には、電圧制御回路に可変遅延回路を備えたPLL回路が開示されているが、ジッタを低減するための構成は開示されていない。
この発明の目的は、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することにある。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することにある。
【課題を解決するための手段】
【0014】
上記目的は、基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換回路と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるPLL回路であって、前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたPLL回路により達成される。
【0015】
また、前記電圧電流変換回路の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を前記遅延回路に備えたPLL回路により達成される。
【発明の効果】
【0016】
本発明によれば、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することができる。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るPLL回路を提供することができる。
【発明を実施するための最良の形態】
【0017】
図1は、この発明を具体化したPLL回路の一実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。
この実施の形態の分周器1,3、位相比較器2、チャージポンプ4、ローパスフィルター(ループフィルター)5、V/I変換器6、ICO7aの各構成及び帰還ループは前記従来例と同様である。位相比較器2は分周器1から出力される基準信号と分周器3から出力される帰還信号を比較し、その位相差信号を出力する。
【0018】
前記ICO7aの出力信号out−CLKは遅延回路11aを介してデジタル回路(負荷回路)8に出力される。図2は前記ICO7a及び遅延回路11aの具体的構成を示す。
【0019】
同図に示すように、ICO7aは、差動増幅器12a〜12cが環状に接続され、各差動増幅器12a〜12cにV/I変換器6の出力電流Ioutが供給される。前記差動増幅器12a〜12cの具体的構成を図3に示す。そして、V/I変換器6の出力電流の変化により差動増幅器12a〜12cのバイアス電流IBが変化するように構成される。このような構成により、ICO7aではV/I変換器6の出力電流Ioutの変化により出力信号out−CLKの周波数が変化する。
【0020】
図4は、3段の差動増幅器12a〜12cで構成されるICO7aの出力信号波形を示す。同図に示すように、各差動増幅器12a〜12cの出力信号n1,バーn1〜n3,バーn3は、位相が所定間隔ずつずれた波形となる。
【0021】
前記遅延回路11aは、前記ICO7aの出力信号out−CLKからインバータ回路13a〜13cにより位相反転信号が生成され、その位相反転信号が差動増幅器12dに入力される。差動増幅器12dはICO7aを構成する差動増幅器12a〜12cと同一構成であり、同様にV/I変換器6の出力電流Ioutがバイアス電流として供給される。
【0022】
このような遅延回路11aでは、ICO7aを構成する差動増幅器12a〜12cと同様に、差動増幅器12dにV/I変換器6の出力電流Ioutがバイアス電流として供給されることから、ICO7aの出力信号out−CLKに対し常に一定の割合の遅延時間が生成される。
【0023】
ICO7aが3段の差動増幅器12a〜12cで構成されていると、図5に示すように、遅延回路11aの出力信号out−DLは、ICO7aの出力信号out−CLKに対し1/6周期分遅延した波形となる。そして、差動増幅器12dの出力信号がインバータ回路13dを介して前記デジタル回路8に出力される。
【0024】
上記のように構成されたPLL回路の動作を図5に示す。分周器1,3の分周比を便宜的に1とすれば、位相比較器2からICO7aまでのループにより、基準信号ref−CLKと出力信号out−CLKとは同位相となるように収束する。
【0025】
そして、遅延回路11aでICO7aの出力信号out−CLKを1/6周期遅延させた出力信号out−DLが生成され、その出力信号out−DLがデジタル回路8に出力される。
【0026】
デジタル回路8では、遅延回路11aの出力信号out−DLの立ち上がり及び立下りに基づいて所要のスイッチング動作が行われる。すると、デジタル回路8の動作により、位相比較器2からICO7aまでの各回路に供給される電源Vcc及びグランドGND電位に出力信号out−DLに同期したノイズNが発生するが、このノイズNは基準信号ref−CLKの立ち上がり及び立下り、すなわち位相比較器2での比較タイミングとは一致しなくなる。
【0027】
上記のように構成されたPLL回路では、次に示す作用効果を得ることができる。
(1)ICO7aの出力信号out−CLKを、遅延回路11aを介してデジタル回路8に出力するので、デジタル回路8の動作に起因する電源ノイズNの発生タイミングと、位相比較器2での比較タイミングとをずらすことができる。従って、ICO7aの出力信号out−CLKでのジッタの発生を抑制することができる。
(2)遅延回路11aは、ICO7aを構成する差動増幅器12a〜12cと同一構成であり、V/I変換器6の出力電流Ioutが共通のバイアス電流として供給されて遅延時間自動調整回路が構成されるので、遅延回路11の遅延時間は、ICO7aの出力信号out−CLKの周期に対し常に一定の割合となる。従って、遅延回路11aの遅延時間をICO7aの出力信号out−CLKの周波数の変化に応じて自動的に調整することができる。
(3)遅延回路11aは、主にICO7aを構成する差動増幅器12a〜12cと同一構成の一つの差動増幅器12dで構成することができる。従って、遅延回路11aを簡単な構成とすることができる。
(第二の実施の形態)
図6〜図9は、第二の実施の形態を示す。この実施の形態は、ICO7bを奇数段のインバータ回路で構成し、遅延回路11bもICO7bの構成要素であるインバータ回路で構成したものである。その他の構成は、第一の実施の形態と同様である。
【0028】
図6に示すICO7bは、奇数段のインバータ回路14a〜14cがそれぞれ転送ゲート15a〜15cを介して環状に接続されている。各転送ゲート15a〜15cは、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを並列に接続した構成であり、各転送ゲート15a〜15cのPMOS側ゲート端子には、共通の制御電圧V1が入力され、各転送ゲート15a〜15cのNMOS側ゲート端子には、共通の制御電圧V2が入力される。
【0029】
そして、制御電圧V1が低下し、制御電圧V2が上昇して、転送ゲート15a〜15cの転送電流が増大すると、ICO7bの出力信号out−CLKの周波数が高くなる。また、制御電圧V1が上昇し、制御電圧V2が低下して、転送ゲート15a〜15cの転送電流が減少すると、ICO7の出力信号out−CLKの周波数が低くなる。また、図7に示すように、各インバータ回路14a〜14cの出力信号n1〜n3は、位相が所定間隔ずつずれた波形となる。
【0030】
前記制御電圧V1,V2は、図8に示す制御電圧生成部16で生成される。すなわち、V/I変換器6の出力電流IoutはNチャネルMOSトランジスタT1,T2のドレイン及び同トランジスタT1のドレインに供給される。トランジスタT1,T2のソースはグランドGNDに接続されてカレントミラー回路を構成している。そして、トランジスタT1のドレイン電圧が前記制御電圧V2として供給される。
【0031】
前記トランジスタT2のドレインがPチャネルMOSトランジスタT3のドレイン及びゲートに接続され、同トランジスタT3のソースは電源Vccに接続される。そして、トランジスタT3のドレインから前記制御電圧V1が出力される。
【0032】
このように構成された制御電圧生成部16では、V/I変換器6の出力電流Ioutが増大すると、制御電圧V2が上昇するとともに、トランジスタT2のドレイン電流が増大して制御電圧V1が低下する。また、V/I変換器6の出力電流Ioutが減少すると、制御電圧V2が低下するとともに、トランジスタT2のドレイン電流が減少して制御電圧V1が上昇する。
【0033】
図9は、遅延回路11bを示す。この遅延回路11bは、転送ゲート15dとインバータ回路14dとで構成され、転送ゲート15dのPMOS側ゲートには前記制御電圧V1が入力され、NMOS側ゲートには前記制御電圧V2が入力される。そして、ICO7bの出力信号out−CLKが転送ゲート15d及びインバータ回路14dを介して出力信号out−DLとしてデジタル回路8に出力される。
【0034】
このような遅延回路11bでは、制御電圧V1が低下し、かつ制御電圧V2が上昇して、転送ゲート15dの転送電流が増大すると遅延時間が減少し、制御電圧V1が上昇し、かつ制御電圧V2が低下して、転送ゲート15dの転送電流が減少すると遅延時間が増大する。
【0035】
従って、ICO7bの出力信号out−CLKの周波数が高くなると、遅延回路11bの遅延時間が減少し、ICO7bの出力信号out−CLKの周波数が低くなると、遅延回路11bの遅延時間が増大する。従って、遅延回路11bの遅延時間はICO7bの出力信号out−CLKの周期に対し常に一定の割合となる。
【0036】
このように構成されたICO7b及び遅延回路11bを備えたPLL回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
(第三の実施の形態)
図10は、第三の実施の形態を示す。この実施の形態は、例えばICO7bを前記第二の実施の形態と同様な構成としたとき、分周器1と位相比較器2との間に前記遅延回路11bを挿入する構成としたものである。
【0037】
なお、遅延回路11bにはV/I変換器6の出力電流Ioutに加えてアイドリング電流Iidが供給されている。このアイドリング電流Iidの供給により、このPLL回路の起動時にV/I変換器6の出力電流Ioutが出力されない状態であっても、基準信号ref−CLKが位相比較器2に確実に転送される。
【0038】
上記のように、分周器1と位相比較器2との間に遅延回路11bを介在させることにより、位相比較器2での比較タイミングと、ICO7bの出力信号out−CLKの立ち上がりあるいは立ち下がりのタイミングとが一致しない状態となる。従って、ICO7bの出力信号out−CLKでのジッタの発生を抑制することができる。
(第四の実施の形態)
図11は、第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態と同様な遅延回路11bを分周器1の前段に介在させたものである。このような構成により、前記第三の実施の形態と同様な作用効果を得ることができる。
【0039】
上記実施の形態は、以下の態様で実施してもよい。
・第一の実施の形態のICO7a及び遅延回路11aを第三及び第四の実施の形態で使用してもよい。
【図面の簡単な説明】
【0040】
【図1】第一の実施の形態を示すブロック図である。
【図2】第一の実施の形態のICO及び遅延回路を示す回路図である。
【図3】差動増幅器を示す回路図である。
【図4】ICOの動作を示すタイミング波形図である。
【図5】第一の実施の形態のPLL回路の動作を示すタイミング波形図である。
【図6】第二の実施の形態のICOを示す回路図である。
【図7】第二の実施の形態のICOの動作を示すタイミング波形図である。
【図8】第二の実施の形態の制御電圧発生部を示す回路図である。
【図9】第二の実施の形態の遅延回路を示す回路図である。
【図10】第三の実施の形態を示すブロック図である。
【図11】第四の実施の形態を示すブロック図である。
【図12】従来例を示すブロック図である。
【図13】従来例の動作を示すタイミング波形図である。
【符号の説明】
【0041】
1,3 分周器
2 位相比較器
4 チャージポンプ
5 ループフィルター(ローパスフィルター)
6 電圧電流変換器(V/I変換器)
7a,7b 電流制御発振器(ICO)
8 負荷回路(デジタル回路)
11a,11b 遅延回路
ref−CLK 基準信号
out−DL 出力信号
【特許請求の範囲】
【請求項1】
基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換器と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるPLL回路であって、
前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたことを特徴とするPLL回路。
【請求項2】
前記遅延回路は、前記電圧電流変換器の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を備えたことを特徴とする請求項1記載のPLL回路。
【請求項3】
前記電流制御発振器は、差動増幅器を環状に接続するとともに、各差動増幅器には前記電圧電流変換器の出力電流をバイアス電流として供給し、前記遅延回路は前記差動増幅器と同一構成の差動増幅器で構成し、該差動増幅器に前記電圧電流変換器の出力電流をバイアス電流として供給して前記遅延時間自動調整回路としたことを特徴とする請求項2記載のPLL回路。
【請求項4】
前記電流制御発振器は、奇数段のインバータ回路をそれぞれ転送ゲートを介して環状に接続するとともに、前記転送ゲートのゲート端子には前記電圧電流変換器の出力電流を電圧に変換した制御電圧を入力し、前記遅延回路は前記電流制御発振器のインバータ回路及び転送ゲートと同一構成のインバータ回路及び転送ゲートで構成し、該転送ゲートのゲート端子には前記制御電圧を入力して前記遅延時間自動調整回路としたことを特徴とする請求項2記載のPLL回路。
【請求項5】
前記電流制御発振器の出力信号を前記遅延回路を介して負荷回路に出力することを特徴とする請求項1乃至4のいずれか1項に記載のPLL回路。
【請求項6】
前記基準信号を前記遅延回路を介して前記位相比較器に入力することを特徴とする請求項1乃至4のいずれか1項に記載のPLL回路。
【請求項1】
基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換器と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるPLL回路であって、
前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたことを特徴とするPLL回路。
【請求項2】
前記遅延回路は、前記電圧電流変換器の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を備えたことを特徴とする請求項1記載のPLL回路。
【請求項3】
前記電流制御発振器は、差動増幅器を環状に接続するとともに、各差動増幅器には前記電圧電流変換器の出力電流をバイアス電流として供給し、前記遅延回路は前記差動増幅器と同一構成の差動増幅器で構成し、該差動増幅器に前記電圧電流変換器の出力電流をバイアス電流として供給して前記遅延時間自動調整回路としたことを特徴とする請求項2記載のPLL回路。
【請求項4】
前記電流制御発振器は、奇数段のインバータ回路をそれぞれ転送ゲートを介して環状に接続するとともに、前記転送ゲートのゲート端子には前記電圧電流変換器の出力電流を電圧に変換した制御電圧を入力し、前記遅延回路は前記電流制御発振器のインバータ回路及び転送ゲートと同一構成のインバータ回路及び転送ゲートで構成し、該転送ゲートのゲート端子には前記制御電圧を入力して前記遅延時間自動調整回路としたことを特徴とする請求項2記載のPLL回路。
【請求項5】
前記電流制御発振器の出力信号を前記遅延回路を介して負荷回路に出力することを特徴とする請求項1乃至4のいずれか1項に記載のPLL回路。
【請求項6】
前記基準信号を前記遅延回路を介して前記位相比較器に入力することを特徴とする請求項1乃至4のいずれか1項に記載のPLL回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−135835(P2008−135835A)
【公開日】平成20年6月12日(2008.6.12)
【国際特許分類】
【出願番号】特願2006−318638(P2006−318638)
【出願日】平成18年11月27日(2006.11.27)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成20年6月12日(2008.6.12)
【国際特許分類】
【出願日】平成18年11月27日(2006.11.27)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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