アクティブインダクタ
【課題】アクティブインダクタを提供する。
【解決手段】ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源Ｖｄｄと接続し、抵抗Ｒの一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗Ｒの他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している回路において、電源からの直流バイアスの略フルレンジに対して、インダクテイブインピーダンスを生成し、インダクタの特性を有する。
【解決手段】ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源Ｖｄｄと接続し、抵抗Ｒの一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗Ｒの他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している回路において、電源からの直流バイアスの略フルレンジに対して、インダクテイブインピーダンスを生成し、インダクタの特性を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、一般にアクティブインダクタに関する。
【背景技術】
【０００２】
インダクタは、一般に、それを通過する電流によって作られる磁場のエネルギーを記憶することができる受動的な電気的な構成要素である。磁気エネルギーを記憶するインダクタの能力は、そのインダクタンス（シンボルとしてＬ）は、ヘンリー「Ｈ」（「Ｈ」は、アメリカの科学者Ｊ・ヘンリーの名をとって名づけられた）を単位として測定される。インダクタンスは電流通過導体周辺で磁場形成から生じる。そして、それは電流の変化に抵抗する性質がある。導体を流れる電流は、電流に比例した磁束を形成する。この電流の変化は磁束の対応する変化を引き起こす。次に、ファラデー法則によって、この電流の変化に対抗する起電力（ＥＭＦ）を生成する。インダクタンスは、電流の単位変化につき生成される起電力の量の値である。定義上、回路の電流変化のレートが１秒につき１アンペアであり、結果として生じる起電力が１ボルトである場合、回路のインダクタンスは１ヘンリーである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一側面では、アクティブインダクタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一側面では、ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している、抵抗と；を有する回路が提供される。
【図面の簡単な説明】
【０００５】
【図１】ジャイレータに基づく回路としてインプリメントされるいくつかの実施例のアクティブインダクタを示す図である。
【図２】アクティブインダクタの例及びその入力インピーダンスの周波数特性を示す図である。
【図３】インダクティブインピーダンスが実質的に完全な直流（ＤＣ）バイアスの範囲を通じて作動することが可能であるいくつかのアクティブインダクタを例示する図である。
【発明を実施するための形態】
【０００６】
インダクタは、交流電流を遅延させかつ再形成する能力を有するため、電流及び電圧が時間的に変化する基本的部品のうちの１つである。電気回路のインダクタの効果は、回路に対して電流が変化するのを阻止する。これは、回路における電流の変化の割合に比例して、電圧を増加させることによってなされる。インダクタンスＬを持つインダクタの両端の時間的に変化する電圧ｖ（ｔ）と、これを通過する時間的に変化する電流ｉ（ｔ）との間の関係は、以下のような微分方程式により表現できる。
【数１】
【実施例】
【０００７】
インダクタを構成するための様々なデザインが存在する。例えば、導電性の材料（例えば、銅線）を中空、強磁性材料のコアに巻き付けたコイルとして構成することができる。その他の例としては、集積回路（ＩＣ）の要素として導入される場合、インダクタの大きさは比較的小さく、ジャイレータ（ｇｙｒａｔｏｒ）ベースのものが望ましく、これは、キャパシタ及びその他のアクティブ素子を利用して、キャパシタインピーダンスをインダクティブインピーダンスに変換し、インダクタのように振る舞う。これらの、広い周波数レンジにおいて、インダクティブインピーダンスを生成するアクティブ素子として、このような回路は「アクティブインダクタ」と呼ばれる。
【０００８】
ジャイレータは、パッシブであり、線形であり、ロスレスであり、２ポートを有し、不可逆のネットワーク素子である。ジャイレータの重要な性質は、電気的な構成要素又はネットワークの電圧電流特性を逆にするということである。線形要素の場合には、インピーダンスも逆（ｉｎｖｅｒｔｅｄ）となる。換言すれば、キャパシティブ回路をインダクティブとして振る舞うようにさせることができる。図１は、インダクタをインプリメントする幾つかの例示的回路を示している。より具体的には、図１（ａ）は、ジャイレータベースの回路の例を示している。図１（ｂ）は、シングルエンド、シングルサイドの図１（ａ）に示したジャイレータベースの回路のバリエーションを示している。図１（ｃ）及び図１（ｄ）は、ジャイレータベースの回路の２つのバリエーションを示している。このクラスの回路の原理は、キャパシタ（明示的なキャパシタ又はトランジスタゲートキャパシタ）の電流をダンプ（ｄｕｍｐ）するトランスインピーダンス増幅器によって、入力電圧を集積し、得られた電圧を他のトランスインピーダンス増幅器を介して入力に転送することである。したがって、入力電圧の積分となる入力電流（すなわちインダクティブの振る舞い）を達成する。
【０００９】
図１に示したこれらの回路のバリエーションの各々において、Ｚｉｎは、矢印で示す方向で示される回路への入力インピーダンスを示し、Ｖｄｄは、電源を示す。例えば、図１（ａ）及び図１（ｂ）に示される回路においては、入力インピーダンスは以下のように示される。
【数２】
【００１０】
図２（ａ）は、低Ｑ増幅器に一般に利用されるアクティブインダクタ回路を示している。そして、図２（ｂ）は、図２（ａ）に示された回路の入力インピーダンスの周波数特性を示している。図２（ａ）に示された回路では、ｎＭＯＳ（ｎタイプＭＯＳ）トランジスタのゲートに抵抗が接続されている。電源は、ｎＭＯＳトランジスタのソースに接続されている。この場合、入力インピーダンスは、以下の式によって算出される。
【数３】
【００１１】
式（３）において、Ｒは抵抗の抵抗値であり、Ｃｇｓは、ｎＭＯＳトランジスタのゲート・ソース間のキャパシタンスであり、ｇｍは、ｎＭＯＳトランジスタの相互コンダクタンスである。
【００１２】
図２（ａ）における回路は、図１のジャイレータベースのトポロジよりも、よりシンプルである。更に、図２（ｂ）に示されるそのインピーダンスの特性から、Ｒ＞１／ｇｍである場合、回路は周波数がゼロより高く、トランジスタのユニティゲイン周波数（ｕｎｉｔｙ ｇａｉｎ ｆｒｅｑｕｅｎｃｙ）までの場合に、インダクタとして振る舞う。
【００１３】
図１及び図２に示すアクティブインダクタの共通の課題は、ゲート・ソース間電圧が、閾値Ｖｔより高くなければならない点である。これは、名目上の（ｎｏｍｉｎａｌ）電源Ｖｄｄよりも高いゲートサプライ電圧Ｖｇであるか、又は、Ｖｄｄ−Ｖｔより低いアクティブインダクタの動作電圧に制限される。何れの場合においても、実際の回路の利用性を大きく低下させる。例を用いて、この課題を更に説明する。図２（ａ）の回路を取り上げる。位置２０１の電圧がＶ＋であり、位置２０３の電圧がＶ−であるとする。回路がインダクタとして振る舞うために十分な電流が存在するためには、Ｖ＋−Ｖ−はＶｔより大きいことが必要である。
【００１４】
この課題を克服するための、インダクタの特性を持つ回路の例を図３に示す。例示されている回路は、式（１）に定義したように、インダクタの振る舞いをシミュレートする。入力インピーダンスＺｉｎは、式（２）を用いて算出される。これらの実施例の各々において、追加的な電源を用いること無く、直流（ＤＣ）バイアス（すなわち、０からＶｄｄ）の略フルレンジに対して、インダクティブインピーダンスが動作し得る。
【００１５】
図３（ａ）に示す実施例において、抵抗が、ｐＭＯＳ（ｐタイプＭＯＳ）トランジスタのドレインとゲートとにそれぞれ接続されている。電源は、ｐＭＯＳトランジスタのソースに接続されている。図３（ｂ）に示す実施例においては、図３（ａ）の回路に電流源が接続されている。これは、その一端がｐＭＯＳトランジスタのゲート及び抵抗に接続されており、他端がグラウンドに接続されている。
【００１６】
図３（ｃ）に示す実施例においては、ｐＭＯＳ回路と相互補完的なｎＭＯＳ回路であり、図３（ａ）に示す回路と同様の特性を有する。この場合、抵抗は、ｎＭＯＳトランジスタのソースとゲートにそれぞれ接続されている。ｎＭＯＳトランジスタのドレインは、グラウンドに接続されている。図３（ｄ）に示される実施例において、図３（ｃ）に示される回路に電流源が追加されている。電流源の一端がｎＭＯＳトランジスタのゲートと抵抗に接続され、他端がグラウンドに接続されている。
【００１７】
図３（ｅ）に示された実施例においては、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの両者が利用されている。この回路は、基本的に、図３（ａ）及び図３（ｃ）に示された二つの回路のコンビネーションである。抵抗は、ｐＭＯＳトランジスタのドレイン及びゲートにそれぞれ接続される。抵抗は、また、ｎＭＯＳトランジスタのソース及びゲートにそれぞれ接続される。加えて、ｐＭＯＳトランジスタのドレインとｎＭＯＳトランジスタのソースとが接続される。ｐＭＯＳトランジスタのゲートとｎＭＯＳトランジスタのゲートとが接続される。電源は、ｐＭＯＳトランジスタのソースへ接続されている。ｎＭＯＳトランジスタのドレインは、グラウンドへ接続されている。
【００１８】
本明細書において、コンピュータ可読の媒体は、１つ以上の非一時的で、有形の、構造を有するコンピュータ可読のストレージを意味する。コンピュータ可読の媒体の例としては、非制限的に、半導体ベースの又はその他の集積回路（ＩＣ）（例えば、ＦＰＧＡ、ＡＳＩＣ、ハードディスク、ＨＤＤ、ハイブリッドハードドライブ（ＨＨＤ）、光ディスク、光ディスクドライブ（ＯＤＤ）、ＲＡＭドライブ、セキュアデジタルカード、セキュアデジタルドライブ、その他の適切なコンピュータ可読のストレージ媒体、又は、必要に応じてこれらの２つ以上の組合せを含む。本明細書において、コンピュータ可読の媒体として、米国特許法１０１条において保護適格性のない媒体は排除される。本明細書において、コンピュータ可読の媒体として排除されるものとしては、米国特許法１０１条の保護適格性のない、信号伝送の一時的形態（例えば、電子的又は電磁的信号の伝搬そのもの）が挙げられる。コンピュータ可読の非一時的ストレージ媒体としては、揮発性、不揮発性、必要に応じて揮発性及び不揮発性の組合せの媒体が挙げられる。
【００１９】
本明細書の開示は、１つ以上のコンピュータ可読の記憶媒体を意図しており、適切な媒体にインプリメントすることができる。特定の実施例において、コンピュータ可読の記憶媒体は、１つ以上のプロセッサの一部分（例えば、１つ以上の内部レジスタ又はキャッシュ）、１つ以上のメモリの一部分、１つ以上のストレージの部分、又は適切な場合にはこれらの組合せとして、インプリメントすることができる。特定の実施例において、コンピュータ可読の記憶媒体としては、ＲＡＭ及びＲＯＭが挙げられる。特定の実施例において、コンピュータ可読の媒体としては、揮発性、又は不揮発性メモリが挙げられる。特定の実施例において、１つ以上のコンピュータ可読の記憶媒体は、ソフトウエアを記憶できる。ソフトウエアとしては、１つ以上のアプリケーション、ブートコード、１つ以上のコンピュータプログラム、１つ以上の実行可能形式、１つ以上の命令、ロジック、機械コード、１つ以上のスクリプト、又はソースコード等が挙げられる。特定の実施例において、ソフトウエアは、１つ以上のアプリケーションプログラミングインタフェース（ＡＰＩ）を含んでもよい。本明細書の開示は、あらゆる適切なソフトウエア、又はそれ以外の適切なプログラミング言語又はプログラミング言語の組合せによって記述又は表現されてもよい。特定の実施例において、ソフトウエアは、ソースコード又はオブジェクトコードとして表現されてもよい。特定の実施例において、ソフトウエアは高級プログラミング言語、例えば、Ｃ、Ｐｅｒｌ、又は適切なその拡張によって表現される。特定の実施例において、ソフトウエアは低レベルプログラミング言語、例えば、アセンブラ言語（又は機械語コード）によって表現される。特定の実施例において、ソフトウエアはＪＡＶＡ（登録商標）、Ｃ、又はＣ＋＋によって表現される。特定の実施例において、ソフトウエアは、ハイパーテキストマークアップ言語（ＨＴＭＬ）、拡張マークアップ言語（ＸＭＬ）、又はその他の適切なマークアップ言語で表現される。
【００２０】
本明細書において、「又は」は、文脈において明示的に指定されない限り、包括的（ｉｎｃｌｕｓｉｖｅ）であり、非包括的（ｅｘｃｌｕｓｉｖｅ）ではない。したがって、「Ａ又はＢ」は、文脈において明示的に指定されない限り「Ａ、Ｂ、又は、その両者」を意味する。更に、「及び」は、結合およびそれぞれの併存を意味する。したがって、「Ａ及びＢ」は、「結合（ｊｏｉｎｔｌｙ）又は併存（ｓｅｖｅｒａｌｌｙ）したＡ及びＢ」を意味する。
【００２１】
この開示は、当業者が理解できる範囲での、本明細書に開示された実施例の、全ての変更、置き換え、変形、変換、修正を意図している。同様に、適切な場合には、添付の請求項は、当業者が理解できる範囲での、本明細書に開示された実施例の、全ての変更、置き換え、変形、変換、修正を意図している。更に、装置又はシステム、又は装置又はシステムの部分に係る添付の請求項は、装置又はシステムの特定の機能に適合し、これらを構成し、可能化し、実行させる。このことは、この特定の機能が適切に適合し、動作するようにされている限り、この特定の機能が、達成され、動作状態とされ、又はアンロックされるか否かに関わらない。
【技術分野】
【０００１】
この開示は、一般にアクティブインダクタに関する。
【背景技術】
【０００２】
インダクタは、一般に、それを通過する電流によって作られる磁場のエネルギーを記憶することができる受動的な電気的な構成要素である。磁気エネルギーを記憶するインダクタの能力は、そのインダクタンス（シンボルとしてＬ）は、ヘンリー「Ｈ」（「Ｈ」は、アメリカの科学者Ｊ・ヘンリーの名をとって名づけられた）を単位として測定される。インダクタンスは電流通過導体周辺で磁場形成から生じる。そして、それは電流の変化に抵抗する性質がある。導体を流れる電流は、電流に比例した磁束を形成する。この電流の変化は磁束の対応する変化を引き起こす。次に、ファラデー法則によって、この電流の変化に対抗する起電力（ＥＭＦ）を生成する。インダクタンスは、電流の単位変化につき生成される起電力の量の値である。定義上、回路の電流変化のレートが１秒につき１アンペアであり、結果として生じる起電力が１ボルトである場合、回路のインダクタンスは１ヘンリーである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一側面では、アクティブインダクタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一側面では、ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している、抵抗と；を有する回路が提供される。
【図面の簡単な説明】
【０００５】
【図１】ジャイレータに基づく回路としてインプリメントされるいくつかの実施例のアクティブインダクタを示す図である。
【図２】アクティブインダクタの例及びその入力インピーダンスの周波数特性を示す図である。
【図３】インダクティブインピーダンスが実質的に完全な直流（ＤＣ）バイアスの範囲を通じて作動することが可能であるいくつかのアクティブインダクタを例示する図である。
【発明を実施するための形態】
【０００６】
インダクタは、交流電流を遅延させかつ再形成する能力を有するため、電流及び電圧が時間的に変化する基本的部品のうちの１つである。電気回路のインダクタの効果は、回路に対して電流が変化するのを阻止する。これは、回路における電流の変化の割合に比例して、電圧を増加させることによってなされる。インダクタンスＬを持つインダクタの両端の時間的に変化する電圧ｖ（ｔ）と、これを通過する時間的に変化する電流ｉ（ｔ）との間の関係は、以下のような微分方程式により表現できる。
【数１】
【実施例】
【０００７】
インダクタを構成するための様々なデザインが存在する。例えば、導電性の材料（例えば、銅線）を中空、強磁性材料のコアに巻き付けたコイルとして構成することができる。その他の例としては、集積回路（ＩＣ）の要素として導入される場合、インダクタの大きさは比較的小さく、ジャイレータ（ｇｙｒａｔｏｒ）ベースのものが望ましく、これは、キャパシタ及びその他のアクティブ素子を利用して、キャパシタインピーダンスをインダクティブインピーダンスに変換し、インダクタのように振る舞う。これらの、広い周波数レンジにおいて、インダクティブインピーダンスを生成するアクティブ素子として、このような回路は「アクティブインダクタ」と呼ばれる。
【０００８】
ジャイレータは、パッシブであり、線形であり、ロスレスであり、２ポートを有し、不可逆のネットワーク素子である。ジャイレータの重要な性質は、電気的な構成要素又はネットワークの電圧電流特性を逆にするということである。線形要素の場合には、インピーダンスも逆（ｉｎｖｅｒｔｅｄ）となる。換言すれば、キャパシティブ回路をインダクティブとして振る舞うようにさせることができる。図１は、インダクタをインプリメントする幾つかの例示的回路を示している。より具体的には、図１（ａ）は、ジャイレータベースの回路の例を示している。図１（ｂ）は、シングルエンド、シングルサイドの図１（ａ）に示したジャイレータベースの回路のバリエーションを示している。図１（ｃ）及び図１（ｄ）は、ジャイレータベースの回路の２つのバリエーションを示している。このクラスの回路の原理は、キャパシタ（明示的なキャパシタ又はトランジスタゲートキャパシタ）の電流をダンプ（ｄｕｍｐ）するトランスインピーダンス増幅器によって、入力電圧を集積し、得られた電圧を他のトランスインピーダンス増幅器を介して入力に転送することである。したがって、入力電圧の積分となる入力電流（すなわちインダクティブの振る舞い）を達成する。
【０００９】
図１に示したこれらの回路のバリエーションの各々において、Ｚｉｎは、矢印で示す方向で示される回路への入力インピーダンスを示し、Ｖｄｄは、電源を示す。例えば、図１（ａ）及び図１（ｂ）に示される回路においては、入力インピーダンスは以下のように示される。
【数２】
【００１０】
図２（ａ）は、低Ｑ増幅器に一般に利用されるアクティブインダクタ回路を示している。そして、図２（ｂ）は、図２（ａ）に示された回路の入力インピーダンスの周波数特性を示している。図２（ａ）に示された回路では、ｎＭＯＳ（ｎタイプＭＯＳ）トランジスタのゲートに抵抗が接続されている。電源は、ｎＭＯＳトランジスタのソースに接続されている。この場合、入力インピーダンスは、以下の式によって算出される。
【数３】
【００１１】
式（３）において、Ｒは抵抗の抵抗値であり、Ｃｇｓは、ｎＭＯＳトランジスタのゲート・ソース間のキャパシタンスであり、ｇｍは、ｎＭＯＳトランジスタの相互コンダクタンスである。
【００１２】
図２（ａ）における回路は、図１のジャイレータベースのトポロジよりも、よりシンプルである。更に、図２（ｂ）に示されるそのインピーダンスの特性から、Ｒ＞１／ｇｍである場合、回路は周波数がゼロより高く、トランジスタのユニティゲイン周波数（ｕｎｉｔｙ ｇａｉｎ ｆｒｅｑｕｅｎｃｙ）までの場合に、インダクタとして振る舞う。
【００１３】
図１及び図２に示すアクティブインダクタの共通の課題は、ゲート・ソース間電圧が、閾値Ｖｔより高くなければならない点である。これは、名目上の（ｎｏｍｉｎａｌ）電源Ｖｄｄよりも高いゲートサプライ電圧Ｖｇであるか、又は、Ｖｄｄ−Ｖｔより低いアクティブインダクタの動作電圧に制限される。何れの場合においても、実際の回路の利用性を大きく低下させる。例を用いて、この課題を更に説明する。図２（ａ）の回路を取り上げる。位置２０１の電圧がＶ＋であり、位置２０３の電圧がＶ−であるとする。回路がインダクタとして振る舞うために十分な電流が存在するためには、Ｖ＋−Ｖ−はＶｔより大きいことが必要である。
【００１４】
この課題を克服するための、インダクタの特性を持つ回路の例を図３に示す。例示されている回路は、式（１）に定義したように、インダクタの振る舞いをシミュレートする。入力インピーダンスＺｉｎは、式（２）を用いて算出される。これらの実施例の各々において、追加的な電源を用いること無く、直流（ＤＣ）バイアス（すなわち、０からＶｄｄ）の略フルレンジに対して、インダクティブインピーダンスが動作し得る。
【００１５】
図３（ａ）に示す実施例において、抵抗が、ｐＭＯＳ（ｐタイプＭＯＳ）トランジスタのドレインとゲートとにそれぞれ接続されている。電源は、ｐＭＯＳトランジスタのソースに接続されている。図３（ｂ）に示す実施例においては、図３（ａ）の回路に電流源が接続されている。これは、その一端がｐＭＯＳトランジスタのゲート及び抵抗に接続されており、他端がグラウンドに接続されている。
【００１６】
図３（ｃ）に示す実施例においては、ｐＭＯＳ回路と相互補完的なｎＭＯＳ回路であり、図３（ａ）に示す回路と同様の特性を有する。この場合、抵抗は、ｎＭＯＳトランジスタのソースとゲートにそれぞれ接続されている。ｎＭＯＳトランジスタのドレインは、グラウンドに接続されている。図３（ｄ）に示される実施例において、図３（ｃ）に示される回路に電流源が追加されている。電流源の一端がｎＭＯＳトランジスタのゲートと抵抗に接続され、他端がグラウンドに接続されている。
【００１７】
図３（ｅ）に示された実施例においては、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの両者が利用されている。この回路は、基本的に、図３（ａ）及び図３（ｃ）に示された二つの回路のコンビネーションである。抵抗は、ｐＭＯＳトランジスタのドレイン及びゲートにそれぞれ接続される。抵抗は、また、ｎＭＯＳトランジスタのソース及びゲートにそれぞれ接続される。加えて、ｐＭＯＳトランジスタのドレインとｎＭＯＳトランジスタのソースとが接続される。ｐＭＯＳトランジスタのゲートとｎＭＯＳトランジスタのゲートとが接続される。電源は、ｐＭＯＳトランジスタのソースへ接続されている。ｎＭＯＳトランジスタのドレインは、グラウンドへ接続されている。
【００１８】
本明細書において、コンピュータ可読の媒体は、１つ以上の非一時的で、有形の、構造を有するコンピュータ可読のストレージを意味する。コンピュータ可読の媒体の例としては、非制限的に、半導体ベースの又はその他の集積回路（ＩＣ）（例えば、ＦＰＧＡ、ＡＳＩＣ、ハードディスク、ＨＤＤ、ハイブリッドハードドライブ（ＨＨＤ）、光ディスク、光ディスクドライブ（ＯＤＤ）、ＲＡＭドライブ、セキュアデジタルカード、セキュアデジタルドライブ、その他の適切なコンピュータ可読のストレージ媒体、又は、必要に応じてこれらの２つ以上の組合せを含む。本明細書において、コンピュータ可読の媒体として、米国特許法１０１条において保護適格性のない媒体は排除される。本明細書において、コンピュータ可読の媒体として排除されるものとしては、米国特許法１０１条の保護適格性のない、信号伝送の一時的形態（例えば、電子的又は電磁的信号の伝搬そのもの）が挙げられる。コンピュータ可読の非一時的ストレージ媒体としては、揮発性、不揮発性、必要に応じて揮発性及び不揮発性の組合せの媒体が挙げられる。
【００１９】
本明細書の開示は、１つ以上のコンピュータ可読の記憶媒体を意図しており、適切な媒体にインプリメントすることができる。特定の実施例において、コンピュータ可読の記憶媒体は、１つ以上のプロセッサの一部分（例えば、１つ以上の内部レジスタ又はキャッシュ）、１つ以上のメモリの一部分、１つ以上のストレージの部分、又は適切な場合にはこれらの組合せとして、インプリメントすることができる。特定の実施例において、コンピュータ可読の記憶媒体としては、ＲＡＭ及びＲＯＭが挙げられる。特定の実施例において、コンピュータ可読の媒体としては、揮発性、又は不揮発性メモリが挙げられる。特定の実施例において、１つ以上のコンピュータ可読の記憶媒体は、ソフトウエアを記憶できる。ソフトウエアとしては、１つ以上のアプリケーション、ブートコード、１つ以上のコンピュータプログラム、１つ以上の実行可能形式、１つ以上の命令、ロジック、機械コード、１つ以上のスクリプト、又はソースコード等が挙げられる。特定の実施例において、ソフトウエアは、１つ以上のアプリケーションプログラミングインタフェース（ＡＰＩ）を含んでもよい。本明細書の開示は、あらゆる適切なソフトウエア、又はそれ以外の適切なプログラミング言語又はプログラミング言語の組合せによって記述又は表現されてもよい。特定の実施例において、ソフトウエアは、ソースコード又はオブジェクトコードとして表現されてもよい。特定の実施例において、ソフトウエアは高級プログラミング言語、例えば、Ｃ、Ｐｅｒｌ、又は適切なその拡張によって表現される。特定の実施例において、ソフトウエアは低レベルプログラミング言語、例えば、アセンブラ言語（又は機械語コード）によって表現される。特定の実施例において、ソフトウエアはＪＡＶＡ（登録商標）、Ｃ、又はＣ＋＋によって表現される。特定の実施例において、ソフトウエアは、ハイパーテキストマークアップ言語（ＨＴＭＬ）、拡張マークアップ言語（ＸＭＬ）、又はその他の適切なマークアップ言語で表現される。
【００２０】
本明細書において、「又は」は、文脈において明示的に指定されない限り、包括的（ｉｎｃｌｕｓｉｖｅ）であり、非包括的（ｅｘｃｌｕｓｉｖｅ）ではない。したがって、「Ａ又はＢ」は、文脈において明示的に指定されない限り「Ａ、Ｂ、又は、その両者」を意味する。更に、「及び」は、結合およびそれぞれの併存を意味する。したがって、「Ａ及びＢ」は、「結合（ｊｏｉｎｔｌｙ）又は併存（ｓｅｖｅｒａｌｌｙ）したＡ及びＢ」を意味する。
【００２１】
この開示は、当業者が理解できる範囲での、本明細書に開示された実施例の、全ての変更、置き換え、変形、変換、修正を意図している。同様に、適切な場合には、添付の請求項は、当業者が理解できる範囲での、本明細書に開示された実施例の、全ての変更、置き換え、変形、変換、修正を意図している。更に、装置又はシステム、又は装置又はシステムの部分に係る添付の請求項は、装置又はシステムの特定の機能に適合し、これらを構成し、可能化し、実行させる。このことは、この特定の機能が適切に適合し、動作するようにされている限り、この特定の機能が、達成され、動作状態とされ、又はアンロックされるか否かに関わらない。
【特許請求の範囲】
【請求項１】
ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している、抵抗と；
を有する回路。
【請求項２】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項１記載の回路。
【請求項３】
一端と他端とを含む電流源であって、前記電流源の前記一端が前記ｐＭＯＳトランジスタの前記ゲート及び前記抵抗の前記一端に接続し、かつ前記電流源の前記他端がグラウンドに接続している、電流源、を更に有する請求項１記載の回路。
【請求項４】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項３記載の回路。
【請求項５】
前記直流バイアスは、０ボルトと前記電源の電圧との間である、請求項４記載の回路。
【請求項６】
ソース、ドレイン、及びゲートを含むｎＭＯＳトランジスタであって、前記ｎＭＯＳトランジスタの前記ドレインがグラウンドに接続している、ｎＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｎＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｎＭＯＳトランジスタの前記ソースに接続している、抵抗と；
一端と他端とを含む電流源であって、前記電流源の前記一端が前記ｎＭＯＳトランジスタの前記ゲート及び前記抵抗の前記一端に接続している、電流源と；
を有する回路。
【請求項７】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項６記載の回路。
【請求項８】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項６記載の回路。
【請求項９】
ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；
ソース、ドレイン、及びゲートを含むｎＭＯＳトランジスタであって、前記ｎＭＯＳトランジスタの前記ソースが、前記ｐＭＯＳトランジスタの前記ドレインと接続し、前記ｎＭＯＳトランジスタの前記ゲートが、前記ｐＭＯＳトランジスタの前記ゲートと接続し、かつ前記ｎＭＯＳトランジスタの前記ドレインがグラウンドに接続している、ｎＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲート及び前記ｎＭＯＳトランジスタの前記ゲートと接続し、かつ前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレイン及び前記ｎＭＯＳトランジスタの前記ソースに接続している、抵抗と；
を有する回路。
【請求項１０】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項９記載の回路。
【請求項１１】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項９記載の回路。
【請求項１２】
前記直流バイアスは、０ボルトと前記電源の電圧との間である、請求項１１記載の回路。
【請求項１】
ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレインに接続している、抵抗と；
を有する回路。
【請求項２】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項１記載の回路。
【請求項３】
一端と他端とを含む電流源であって、前記電流源の前記一端が前記ｐＭＯＳトランジスタの前記ゲート及び前記抵抗の前記一端に接続し、かつ前記電流源の前記他端がグラウンドに接続している、電流源、を更に有する請求項１記載の回路。
【請求項４】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項３記載の回路。
【請求項５】
前記直流バイアスは、０ボルトと前記電源の電圧との間である、請求項４記載の回路。
【請求項６】
ソース、ドレイン、及びゲートを含むｎＭＯＳトランジスタであって、前記ｎＭＯＳトランジスタの前記ドレインがグラウンドに接続している、ｎＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｎＭＯＳトランジスタの前記ゲートに接続し、前記抵抗の前記他端が前記ｎＭＯＳトランジスタの前記ソースに接続している、抵抗と；
一端と他端とを含む電流源であって、前記電流源の前記一端が前記ｎＭＯＳトランジスタの前記ゲート及び前記抵抗の前記一端に接続している、電流源と；
を有する回路。
【請求項７】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項６記載の回路。
【請求項８】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項６記載の回路。
【請求項９】
ソース、ドレイン、及びゲートを含むｐＭＯＳトランジスタであって、前記ｐＭＯＳトランジスタの前記ソースが電源と接続している、ｐＭＯＳトランジスタと；
ソース、ドレイン、及びゲートを含むｎＭＯＳトランジスタであって、前記ｎＭＯＳトランジスタの前記ソースが、前記ｐＭＯＳトランジスタの前記ドレインと接続し、前記ｎＭＯＳトランジスタの前記ゲートが、前記ｐＭＯＳトランジスタの前記ゲートと接続し、かつ前記ｎＭＯＳトランジスタの前記ドレインがグラウンドに接続している、ｎＭＯＳトランジスタと；
一端と他端とを含む抵抗であって、前記抵抗の前記一端が前記ｐＭＯＳトランジスタの前記ゲート及び前記ｎＭＯＳトランジスタの前記ゲートと接続し、かつ前記抵抗の前記他端が前記ｐＭＯＳトランジスタの前記ドレイン及び前記ｎＭＯＳトランジスタの前記ソースに接続している、抵抗と；
を有する回路。
【請求項１０】
前記回路は、インダクタの特性を有し、かつインダクティブインピーダンスを生成する、請求項９記載の回路。
【請求項１１】
前記回路は、直流バイアスの略フルレンジに渡って動作するインダクティブインピーダンスを生成する、請求項９記載の回路。
【請求項１２】
前記直流バイアスは、０ボルトと前記電源の電圧との間である、請求項１１記載の回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−７０３７５（Ｐ２０１３−７０３７５Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−２０７２１７（Ｐ２０１２−２０７２１７）
【出願日】平成２４年９月２０日（２０１２．９．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２４年９月２０日（２０１２．９．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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