インターリーブ型パイプライン型バイナリーサーチＡ／Ｄ変換器
本発明は、入力信号を所定の複数の閾値のうちの少なくとも異なる２つと比較するための調整可能な上記複数の閾値を有する複数の比較手段と、複数の増幅回路とを備えたアナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器（ＡＤＣ）であって、上記複数の比較手段は階層的ツリー構造を形成するように設けられ、上記階層的ツリー構造は複数の階層的レベルを有し、上記階層的レベルのうちの少なくとも１つが上記複数の増幅回路のうちの少なくとも１つの増幅回路と関連し、上記少なくとも１つの増幅回路は次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成し、上記複数の階層的レベルは先行する階層的レベルの非線形歪みが除去されるように、前の階層的レベルの出力に従って上記調整可能な閾値を設定するための手段を備えたパイプライン型ＡＤＣに関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、バイナリーサーチが用いられるアナログからデジタルへの変換器に関する。
【背景技術】
【０００２】
例えば、複数のハードディスクリードチャンネルまたは複数のワイドバンドワイヤレス標準などのいくつかの複数のアプリケーションは、低分解能（例えば、およそ６ビット。）で高速（例えば、１秒あたり１ギガサンプル（ＧＳ／ｓ）よりも大きい。）のアナログからデジタルへの変換器（ＡＤＣ）を必要とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００５／０，０６２，６３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝統的に、複数の低分解能高速ＡＤＣに対して、複数の時間インターリーブ型逐次近似レジスタ（ＳＡＲ）変換器及び複数のフラッシュ変換器の２つのアーキテクチャが存在する。複数のシングルチャンネルＳＡＲ変換器は典型的に、１秒あたり数百メガサンプル（ＭＳ／ｓ）（例えば、およそ３００ＭＳ／ｓ）のサンプリング周波数で動作する。結果として、非常に多くのチャンネルがインターリーブされる必要があり、よく大きい入力容量を引き起こしていた。選択されたアプローチ次第で、同一の複数の仕様に対する時間インターリーブ型ＳＡＲアーキテクチャは、パイプライン型バイナリーサーチＡＤＣよりも１０−２０倍の大きさの入力容量を持つことができる。一方で、複数のフラッシュ変換器は量子化された電力により厳しく制限され、各変換に関して６３回の比較（６ビット）が低ノイズ／オフセットにおいて実行されなければならないであろう。校正されたフラッシュ変換器を有する同様の複数の仕様に対する電力の要件は、パイプライン型バイナリーサーチＡＤＣにおける電力消費量の１０倍の大きさとなろう。
【０００５】
複数のパイプライン型アナログからデジタルへの変換器は、１秒あたり数メガサンプルから１秒あたり１００メガサンプルまでの複数のサンプリングレートに対してポピュラーになりつつある。ダイナミックパイプライン型変換は、低入力容量を有する高速での低電力量子化を可能とさせるが校正を必要とする。
【０００６】
特許文献１は、非線形スケールに追従して２ＧＨｚ及びそれ以上の周波数での動作を可能とするパイプライン型アナログからデジタルへの変換器を紹介する。パイプライン型ＡＤＣは、複数の比較器ステージの閾値が前のステージからの複数のデジタル変換結果に従って調整される多くの比較器ステージを備える。要約すると、この文献において、非線形スケールでさえ実行できるようにパイプライン型ＡＤＣにプログラム可能な特性を提供するためのアーキテクチャと方法が提案された。
【０００７】
本発明は、減少された電力消費量（低分解能、高速）を有するアナログからデジタルへの変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
アナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器が提示される。パイプライン型アナログからデジタルへの変換器は、入力信号を比較するために、そのために上記所定の複数の閾値のうちの少なくとも２つが異なる調整可能な複数の閾値を有する複数の比較手段と複数の増幅回路とを備える。複数の比較手段は、複数の階層的レベルを有する階層的ツリー構造を形成するように構成される。複数の階層的レベルのうちの少なくとも１つが、複数の増幅回路の少なくとも１つの増幅回路と関連する。少なくとも１つの増幅回路は、次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成する。複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように、前の階層的レベルの出力に従って複数の調整可能な閾値を設定するための手段を備える。ある実施態様において、上記調整可能な閾値を設定するための手段は、複数の可変キャパシタを備える。ある実施例において、上記複数の可変キャパシタは、上記比較手段と関連する第１の複数の可変キャパシタと上記複数の増幅回路と関連する第２の複数の可変キャパシタを備える。
【０００９】
好ましくは、所望の入力閾値が適用されるとき、複数の閾値は前のレベルの出力に対して調整され、それにより先行する階層的レベルの非線形歪みをキャンセルする。
【００１０】
ある実施態様において、複数の増幅回路は複数の非線形多重デジタルからアナログへの変換器（ＮＬＭＤＡＣ）である。
【００１１】
ある実施態様において、パイプライン型ＡＤＣが提示され、ここで各上記複数の比較手段は、比較器／トラックホールド増幅回路において上記複数の増幅回路のうちの１つの増幅回路と一緒に実装される。好ましくは、そのような比較器／トラックホールド増幅回路は、ダイナミック増幅器とラッチを備える。各上記複数の比較器／トラックホールド増幅回路が、後に続くレベルにおける２つの比較器／トラックホールド増幅回路に対する入力信号を生成する。
【００１２】
ある実施態様において、上記複数の比較器／トラックホールド増幅回路は調整可能な複数の閾値を有する。ある実施例において、上記複数の比較器／トラックホールド増幅回路は、複数の可変キャパシタを備える。上記複数の可変キャパシタを設定することにより、所定の複数の閾値が提供される。好ましくは、所望の入力閾値が適用されるとき、複数の閾値が前のレベルの出力に対して調整され、それにより先行する複数の比較器／トラックホールド増幅回路の非線形歪みをキャンセルする。
【００１３】
ある追加的な実施態様において、上述した複数の実施態様のうちの１つに従ってパイプライン型アナログからデジタルへの変換器を用いてアナログ入力信号をデジタル出力に変換するためにある方法が提供される。上記方法は、
ａ）上記アナログ入力信号を上記階層的ツリー構造の第１の階層的レベルに適用するステップと、
ｂ）上記入力信号を、上記第１の階層的レベルの第１の比較手段を介してそれぞれの閾値信号と比較し、それにより比較信号を生成してこの比較信号を入力信号として後に続く階層的レベルに供給するステップと、
ｃ）上記前のステップの上記比較結果に基づき、第２の階層的レベルの（その関連した増幅回路を有する）後に続く比較手段を選択するステップと、
を備える。
【００１４】
好ましくは、上記方法はバイナリーサーチアルゴリズムを実行する。パラレルサーチの代わりにバイナリーサーチを使用することにより、能動比較器の数が減少され、それ故電力消費量が減少される。
【００１５】
比較手段の決定に基づき、このレベルまたは引き続くレベルにおける増幅回路は、上記入力信号から上記決定の重みに依存する値を加算し、又は減算する。第１の親階層的レベルの比較手段は、後に続く子階層的レベルの比較手段を制御し、もしくはトリガーする（起動を与える）。
【００１６】
ある実施態様において、アナログ入力信号をデジタル出力に変換するための方法は、校正ステップにより先行される。少なくとも１つの比較手段の閾値は、校正期間の間に調整され、そのポイントから先において上記比較器は所定の閾値を持つ。校正ステップは好ましくは、可変容量によって複数の階層的レベルのうちの少なくとも１つと関連する少なくとも１つの増幅回路を調整することを備える。
【００１７】
もう１つの実施態様において、比較することのステップは増幅回路／ＤＡＣに供給される出力信号を与えて逐次近似プロセスを実行する。バイナリーコードが決定される。
【００１８】
本発明はさらに、以下の説明及び添付の図面により説明されるであろう。
【図面の簡単な説明】
【００１９】
【図１】ステージあたり１ビットの３ビットのパイプライン型Ａ／Ｄ変換器の一般的なブロック図を図示する。
【図２】ハイブリッドＡＤＣの実施例を図示する。
【図３】パイプライン型バイナリーサーチ法の概略図を図示する。
【図４】ステージあたり１ビットの３ビットのパイプライン型ＡＤ変換器のブロック図を図示する。
【図５】保持フロントエンドステージの概略図を図示する。
【図６】保持フロントエンドステージの波形を示す。
【図７】保持ステージの複数のクロック信号のタイミングを示す。
【図８】可能性がある比較器−Ｔ／Ｈ回路の実施例を図示する。
【図９】ダイナミック増幅器のシミュレートされた入力−出力特性のプロットを示す。
【図１０】Ｃａを校正することに対する異なる複数の校正ステップのプロットを示す。
【図１１】各列に対するクロックをゲートでコントロールするために使用される複数の回路に対する概略図を図示する。
【図１２】比較器／トラックホールド増幅器ツリーにおける異なる複数のクロック信号のタイミングを示す。
【発明を実施するための形態】
【００２０】
本発明が特定の実施形態に関して及びある図面を参照して説明されるであろうが、発明はそれに限定されないが、特許請求の範囲だけによって限定される。記載された図面は概略図だけであって限定されない。図面において、いくつかの構成要素の大きさは例示的な目的のために誇張され、同一寸法で図示されないかもしれない。寸法及び相対寸法は必ずしも発明を実施するために実際の縮図には対応しない。
【００２１】
さらに、説明中の第１、第２、第３の用語及び同等のものが、同じ構成要素の間で区別するために使用されて、必ずしも連続して起こるまたは年代の順番のために使用されるものではない。用語は適切な環境のもとでは相互に交換でき、発明の実施形態がここで説明され図示されたもの以外の他のシーケンスにおいて動作することができる。
【００２２】
さらに、説明中のトップ（ｔｏｐ）、ボトム（ｂｏｔｔｏｍ）、オーバー（ｏｖｅｒ）、アンダー（ｕｎｄｅｒ）の用語及び同等のものが、説明的な目的のために使用されて、必ずしも相対的な位置を説明するために使用されるものではない。そのように用いられた用語は適切な環境のもとでは相互に交換でき、ここで説明された発明の実施形態はここで説明され図示されたもの以外の他の適応例において動作することができる。
【００２３】
用語“備える（ｃｏｍｐｒｉｓｉｎｇ）”は、その後に挙げられた手段に限定されるように解釈されるべきではなく、それは他の構成要素またはステップを除かない。それは、言及された記載された特徴、整数、ステップまたは構成要素の存在を特定するように解釈されるために必要であるが、１つもしくはそれ以上の他の特徴、整数、ステップまたはそのグループの存在または追加を除かない。従って、“手段Ａ及びＢを備える装置”という表現は構成要素Ａ及びＢだけから構成する装置に限定されるべきではない。本発明に関しては、それは装置の関連した構成要素がＡ及びＢだけであることを意味する。
【００２４】
従来の複数のパイプライン型ＡＤＣは、シーケンシャル変換の原理に基づく。まず最初に、変換されるアナログ信号がサンプリングされて第１のステージ比較器における閾値と比較される。次に、上記信号は、２の増幅係数により増幅されてそこから第１のステージのビット値が減算されて結果として残余信号が生じる。この残余信号は第２のステージ比較器の入力信号である。さらに、残余信号はサンプリングされて第２のステージ比較器により比較される。この処理は、後に続く複数のステージにおいて必要とされるビット分解能まで継続する。
【００２５】
この開示は、パイプライン型アナログからデジタルへの変換器に、各ＡＤＣ閾値が異なる校正された比較器を用いて実行される非線形信号処理（これは、残余生成及び増幅と同等である。）を提供する。次に、この校正は、装置不整合のためのランダムオフセットのみならず非線形性を補償することができる。さらに、バイナリーサーチを必要とする複数の比較器及び複数の増幅器だけが動作され、それにより低電力消費量が実現される。
【００２６】
好ましくは、パイプライン型変換器はさらに、保持フロントエンドを備える。
【００２７】
好ましくは、パイプライン型変換器はさらに、ｎビットフラッシュのアナログからデジタルへの変換器を備える。
【００２８】
本開示の態様によれば、図１に図示されるように、アナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器（ＰＬＡＤＣ）が提供される。上記ＰＬＡＤＣは、入力信号を比較するために、そのために上記所定の複数の閾値のうちの少なくとも２つが異なる調整可能な複数の閾値を有する複数の比較手段（３１）、（３２）、（３３）を備える。上記閾値は、校正期間の間に調整され、そのポイントから各比較器は所定の閾値を持つ。上記ＰＬＡＤＣはさらに、複数の増幅回路（３４）、（３５）を備える。上記複数の比較手段は、複数の階層的レベル（３６）、（３７）を有する階層的ツリー構造を形成するように構成され、ここで上記複数の階層的レベルの少なくとも１つが複数の増幅回路の少なくとも１つの増幅回路と関連する。複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように前の階層的レベルの出力（比較結果）に従って複数の調整可能な閾値を設定するための手段を備える。
【００２９】
ある実施形態において、インターリーブ型構造を備えるインターリーブ型保持パイプラインフラッシュＡＤＣ（またはハイブリッドＡＤＣ）が提示され、この構造は保持フロントエンドとＰＬＡＤＣとフラッシュＡＤＣとを備える。上記アーキテクチャは、サンプリング周波数に比例した電力消費量を提供する。ある実施例において、４×インターリーブ型６ビットＡＤＣが提示される。図２に図示されるように、各変換チャンネルは、１ビット保持フロントエンド（８１）と３ビットのパイプライン型変換（８２）と２ビットのフラッシュ変換（８３）とを備える。保持フロントエンドは、入力信号をサンプリングして上記入力信号のコモンモード成分を除去して上記入力の差動信号を整流する一方で、上記入力信号の極性を決定する。例えば、図３に図示されるように、ＰＬＡＤＣは、３つの階層的レベル（９８）、（９９）、（１００）を備える階層的ツリーの中に配置される（（９１）から（９７）の）７つの比較手段を備える。図示される実施例において、各比較手段は増幅手段に接続される。
【００３０】
本開示はさらに、アナログ入力信号をデジタル出力に変換するための方法を提供する。好ましくは、上記方法はバイナリーサーチアルゴリズムを実行する。パラレルサーチの代わりにバイナリーサーチを使用することにより、能動比較器の数ひいては電力消費量が減少される。第１の階層的レベルの少なくとも１つの比較手段がさらに、後に続く階層的レベルの少なくとも１つの他の比較手段を制御するために設けられる。「制御することにより」とは、比較手段が前段の比較結果に基づいて上記構造におけるパスを選択するために設けられるということを意味し、そのために上記構造は複数の比較手段により形成される。このパスは、図２に図示される。ＰＬＡＤＣは、３ビットの変換を決定して４つの出力（（９４）、（９５）、（９６）または（９７）の出力）のうちの１つの出力上だけに残余を生成する。
【００３１】
典型的には、フラッシュ変換器において、複数ビットがパラレルサーチを介して決定され、多くの電力を消費する比較器を必要とする。パラレルサーチの代わりに（好ましくは）バイナリーサーチを使用することにより、能動比較器の数が減少され、それ故電力消費量が減少される。
【００３２】
このＰＬＡＤＣは、低電力及び高速のための複数のダイナミック非線形増幅器を使用する。これらの複数の増幅器における線形性要件は、各ＡＤＣ閾値に対する異なるダイナミック比較器を動作させて対応する比較器閾値を所望の入力参照値に校正することにより回避され、非線形信号処理及び複数の比較器のオフセットの両方からの複数の誤差をキャンセルする。このことが、それぞれが個々に校正される複数の増幅回路と結合されるツリーの複数の比較器により実行される。閾値の校正は、増幅器及び比較器の複数の欠点を補正する。上記ツリーの各ステージは、（図１に図示されるように）１つの増幅回路と結合されるか、もしくはステージにおける各比較器は、（図４に図示されるように）増幅回路と結合される。さらに、これらの複数の増幅回路は、（比較器／トラックホールド増幅が一体となっている）複数の内蔵トラックホールド増幅器とすることができる。従来のパイプラインにおいては、“変換される”信号はチェーン回路（または縦続接続回路）により送信される。この開示において提供されるような信号依存のルーティングまたはパス選択は存在しない。
【００３３】
アーキテクチャ．
ある実施例において、ハイブリッドＡＤＣが図示され（図２）、当該ハイブリッドＡＤＣは４つのインターリーブ型アナログからデジタルへの変換（ＡＤＣ）チャンネルとクロック発生と信号再合成とを備える。クロック発生は、Ｆｓ入力信号を有しており、これから４つの差動直交位相クロック信号と４つの低スキューで低ジッターのサンプリング信号を生成し、それらすべてがＦｓ／４の周波数を有する。ＰＬＡＤＣは、例えば、６０ＧＨｚ無線装置において使用される。そのような複数のアプリケーションに対する複数のアナログからデジタルへの変換器は、４ＧＳ／ｓまでのサンプリング周波数を必要とする。各ＡＤＣチャンネルは、全体で６ビットのノミナル変換のために、１ビット保持フロントエンドと３ビットのパイプライン型バイナリーサーチ変換と２ビットフラッシュとから構成される。上記信号再合成は２つのステージの２つの入力マルチプレクサから構成され、当該マルチプレクサは異なる複数のインターリーブされたチャンネル出力を６つのフルスピードのビットストリームに合成する。緩和された線形性及びマッチングコンストレイントを有する静的線形性が閾値の校正を用いて改善される一方で、タイミングの校正はその複雑性のために避けられる。
【００３４】
クロック発生．
クロック発生は、２つのセットのクロック信号を発生し、それら両方がサンプリング周波数の４分の１で実行される。第１のセットの信号は、（各チャンネル内の）複数のＡＤＣにおける複数の非クリティカルタイミングインスタンスを制御してかつ他の複数のチャンネルに対して異なる複数のチャンネルを同期させるために使用される低精度の差動の直交位相信号セットである。
【００３５】
第２の信号セットは、複数のボトムプレートサンプリングスイッチを直接的に駆動させるために使用される高精度の複数のサンプリング信号である。これらの複数の信号のタイミングスキューの広がりはピコ秒オーダーであることが必要で、低ジッターが好まれ、いくつかの複数の実施例においてまさに必要とされる。これらの複数の特性を実現するために、コモンインバータが複数のパスゲートを用いて実際の複数のサンプリングスイッチに対して開閉されるインバータ出力を用いて、複数のサンプリング信号を駆動させるために使用される。上記複数のパスゲートは、インバータ出力の立ち下がりエッジまたは立ち上がりエッジの直前の適した時期に動作される。次に、複数のサンプリング信号の立ち下がりエッジのタイミングの広がりは、複数のパスゲート並びに各サンプリングスイッチ及びその関連した寄生により提示された正確な負荷のオン抵抗だけに依存する。この広がりは、まさに適度な装置の複数のサイズを用いて非常に低くすることが可能である。すなわち、５００ｆｓのシミュレートされた標準偏差が、（ＮＭＯＳ及びＰＭＯＳの両方に対して）２つのマイクロメータ装置を用いて得られた。サンプリングスイッチ寄生間の不整合が、複数の測定においてこのマッチングを悪化させるかもしれない。これらの複数の信号に関する低ジッターが、クロック入力からサンプリング信号までの短いパスを維持することにより実現されるかもしれない。
【００３６】
１ビット保持フロントエンド．
保持フロントエンドは入力信号をサンプリングし、最初にそのコモンモード成分を除去する。その結果生じる差動信号の極性は、比較器（１）により決定され、この比較器（１）により制御されたチョッパを用いて上記信号が後に続くＡＤＣの範囲内となるように整流される。保持ステージが完全な変換器（ハイブリッドＡＤＣ）内に実装される第１の理由は、校正の複雑性を制限することにある。保持ステージの概略図が図５に図示される。
【００３７】
異なる複数のクロック信号のタイミングが図７に図示される。“ｃｌｋＢｏｔｔｏｍＰｌａｔｅ”がローとなるとき、ボトムプレートの複数のスイッチは動作が停止され、複数のサンプリング容量ＣＳは、ほとんどフローティング状態のままである（いくつかの寄生容量がボトムプレート上に存在している。）。２つのインバータの遅れ（２×ｔｉｎｖ）の後で、“ｃｌｋＴｏｐＰｌａｔｅ”はまたローとなり、トッププレートの複数のスイッチは無効とされる。インバータの遅れの後で（ｔｉｎｖ）、“ｃｌｋＳｈｏｒｔ”がハイとなり２つのトッププレートのサンプリング容量ＣＳは短絡する。次に、サンプリングされた入力電圧がトッププレートのＣＳからボトムプレートのＣＳに転送され、そこで差動電圧が生成されるであろう。
【００３８】
電荷注入がない場合は、複数のボトムプレートノードはゼロのコモンモード電圧及び次式の比に依存する差動電圧を有するであろう。
【００３９】
【数１】
【００４０】
ここで、Ｃｐａｒは複数のボトムプレートノード上のトータルの寄生容量である。複数のボトムプレートノードの１つがグランドポテンシャル以下になることを防止するために、複数のボトムプレートのコモンモード電圧は“ｃｌｋＳｈｏｒｔ”により制御された２つの容量Ｃｃｍにより増加される。
【００４１】
２つのボトムプレートノードの寄生容量が正確に整合しないならば、等しい大きさであるが逆の符号の複数の入力電圧により生成された２つの電圧は、複数のボトムプレートノード上に同一の電圧を結果的にもたらせないであろう。後に続くＡＤＣの複数の閾値がどれほどであるかにかかわらず、もし整流動作が実行されるならば、このことが結果的に複数の誤差をもたらすであろう。２つのボトムプレートノードの容量の十分なマッチングを確実とするために、２つのバンクのデジタル的に制御可能な校正キャパシタが上記複数のボトムプレートノード上に追加される。
【００４２】
“ｃｌｋＳｈｏｒｔ”の立ち上がりエッジ後の４つのインバータの遅れで（４×ｔｉｎｖ）、比較器が“ｃｌｋＣｏｍｐ”の立ち上がりエッジにより動作する。この立ち上がりエッジ後のインバータの遅れで、ノードｏｕｔｍとノードｏｕｔｐをグランドに固定する複数のスイッチがオフされる。比較器の決定が、複数のボトムプレートのＣＳ上の電圧を複数の出力ノードに分担する２つのセットのチョッパスイッチの１つを非同期的に動作させて保持フロントエンドの動作は完了する。
【００４３】
複数のＣｐａｒキャパシタは以下の手順に基づき校正される。次のステージの第１の閾値はＡＤＣ範囲の正の半分と負の半分において校正される。これらの２つの値が比較され、その平均が“ｃｏｒｒｅｃｔ”と仮定されて設定される。次に、この閾値に基づいて、複数のＣｐａｒ値が適合化される。
【００４４】
図５は、保持フロントエンドの簡単化された概略図を図示し、図６はその波形を示す。それは入力信号をサンプリングして整流する一方で、そのコモンモードを除去する。複数のＳ１スイッチが閉じられるときに複数の入力電圧がＣＳ間でトラックされる。立ち下がり
【数２】
のエッジにおいて、複数のＣＳ上の電荷は固定される。それらの複数のボトムプレートはグランドに接続されて複数のトッププレートはそれらのサンプリングされた入力電圧に接続されて電荷注入は無視される。
【００４５】
Ｓ２を閉じることは、複数のトッププレートを短絡させて浮遊容量のためにいくらかの損失を有する複数のボトムプレートにおいて差動電圧を生成する。次に、保持ステージ比較器が動作し、その決定の基づき（ｔ１において）チョッパにおける１つのセットのスイッチが閉じられ、差動出力電圧がいつも正であるように複数のボトムプレート上の電荷を次のステージと共有する。コモンモード出力は、ＡＤＣバックエンドに対するコモンモード電圧を固定し、著しくコモンモード入力範囲を改善するコモンモード入力から独立している。さらに、適用されるコモンモード電圧は校正と通常動作とにおいて異なっていてもよい。
【００４６】
パイプライン型バイナリーサーチ．
一般的な原理．
一般論として、パイプライン型バイナリーサーチ（ＰＬＢＳ）変換器は、ステージあたり１ビットの３ビットのＰＬＢＳに対するものが図１に図示されるように、縦続接続の複数の非線形多重デジタルからアナログへの変換器（複数のＮＬＭＤＡＣ）と複数の比較器のツリーとから構成される。上記複数のＮＬＭＤＡＣの目的は、その入力信号をサンプリングし、それを増幅し、出力からいくつかの値を減算／加算してそれをよりゼロに近づけるようにすることにある。伝統的なパイプライン型変換器において、第１のステージＭＤＡＣに関する線形性要件は、全体の所望の線形性に等しい。この開示において、重大な非線形性が、各ＰＬＡＤＣ閾値に対する調整可能な閾値を有する異なる比較器を使用することにより可能とされる。立ち上げ（スタートアップ）またはバックグランド校正の間に比較器閾値が調整され、従ってそれが所望のＡＤＣ閾値に対して縦続接続の先行する複数のＮＬＭＤＡＣの非線形効果をキャンセルする。ＮＬＭＤＡＣに関する唯一の要件はそれが単調であるということであるので、電力節約が可能である。
【００４７】
実施例．
バイナリーサーチを用いるＰＬＡＤＣの入力は保持フロントエンドの出力である。ここで選択されたアプローチが、図３に図示されるような一般的なＰＬＢＳの原理を変更する。選択された実施例と一般的な原理との間には３つのキーとなる差異が存在する。
【００４８】
第１に、各ＮＬＭＤＡＣの減算機能が、現在のステージのＮＬＭＤＡＣから次のステージのＮＬＭＤＡＣに移行される。次のステージに減算をシフトすることは複数のＮＬＭＤＡＣ出力ノード上の電圧スイングを増加させるが、複数のＮＬＭＤＡＣの低電圧スイング及び線形性要件が与えられる。このことは問題ではない。
【００４９】
第２に、複数のＮＬＭＤＡＣはそれらのそれぞれが２つの比較器及び２つに分割したＮＬＭＤＡＣによりロードされるように第２のステージと後のステージに分割される。もしそれらがダイナミックにかつ必要とされるときだけクロックされるならば、そのように実行する際に関連する電力ペナルティは存在しない一方で、各ＮＬＭＤＡＣの負荷はパイプラインを介して一定に保たれる。次に、前のステージからの減算機能は、これらの複数のＮＬＭＤＡＣの中へと配線で接続される。前のステージの比較器決定が、それらのいずれが動作するかを決定する。留意すべきことは、図３において、ステージ２の２つの同一のＮＬＭＤＡＣの入力と出力がスイッチ型極性を用いて接続され、従ってもし一方がその入力からある電圧を減算するならば、他方は同一の値を加算する、ということである。
【００５０】
第３に、この変換器の入力範囲は０Ｖを囲むように対称的な差動でない。入力信号は前のステージ（保持フロントエンドステージ）において整流されるので、複数の正の差動信号だけが変換されるべきである。第１のステージの入力信号から入力範囲の半分を減算することにより、後に続く複数のステージはゼロを囲むようにおおよそ差動とされる。
【００５１】
複数の回路ブロック．
図４において図示されるように、選択された実施例における各ＮＬＭＤＡＣ（４４）は、調整可能な閾値を有する比較器と並列接続である。図４に図示されるように、これらが比較器／トラックホールド増幅器（ＣＴＨＡ）と呼ばれる１つの構造の中にまとめられた。次に、最後からの２番目のステージにおけるＣＴＨＡを除くすべてのＣＴＨＡは、より先のステージにおけるＣＴＨＡが“親（ペアレント）”と呼ばれ、より後のステージにおける複数のＣＴＨＡが“子（チャイルド）”と呼ばれるという慣習を用いて、２つのＣＴＨＡの負荷を持つ。最後から２番目のステージにおける複数のＣＴＨＡが、最後のステージにおける２つの比較器それぞれにより簡単にロードされる。
【００５２】
比較器／トラックホールド増幅器（ＣＴＨＡ）の概略図が図８に図示され、明確とするためにＰ１、Ｐ４及びＰ５のソース上の複数のＮＭＯＳリセットスイッチが省略されている。上記回路は、３つの部分から構成される。すなわち、ダイナミック前置増幅器とラッチと出力ドライバである。上記ダイナミック前置増幅器とラッチは比較器を結合する。
【００５３】
ダイナミック前置増幅器と出力ドライバが結合されてトラックホールド増幅器を形成する。クロック信号がローとなるとき、トランジスタのペアのＮ１とＮ２がオフとなる一方で、Ｐ２及びＰ３はオンとなる。ノードＤｍとノードＤｐは、入力電圧に依存するあるレートでグランドからＶｄｄまでプルアップされる。この充電段階の間、トランジスタＰ５はオンしてノードａＯｕｔｐとノードａＯｕｔｍを充電する。Ｄｐ及びＤｍ上の電圧が十分に高いとき、Ｐ５のペアはオフとされて上記回路にそれ以上電流は流れ込まず、その結果ａＯｕｔｐとａＯｕｔｍ上の電圧はこれらのノードに加算される電荷量により固定される。
【００５４】
従って、入力電圧は時間（Ｐ５のペアがオンである時間）に変換され、次に電圧（複数の出力キャパシタに追加される電荷）に戻し変換される。出力電圧は入力電圧に依存するので、トラック機能と保持機能が実行される。
【００５５】
複数のトランジスタＰ４は、コモンモード（ＣＭ）安定化を実現する。すなわち、もしＣＭレベルが下降するならば、Ｐ５はより短い時間の間動作中であるが、それらにより出力キャパシタから引き出された電流はＰ４の増加されたオーバドライブのために増加される。ＰＶＴ（プロセス、電圧、温度）変動を介してＣＴＨＡの閾値及び利得を制御し、個々にこの入力出力特性を変更させて後に続く複数のステージに最も良く適合させることにより上記入力出力特性の固有の非線形性をうまく処理するために、可変容量がＰ５のゲートノードとドレインノード両方に追加される。
【００５６】
もしこのＣＴＨＡが差動的にバランスがとられるならば、不整合は存在せず、比較器閾値はゼロで入力と出力の関係は次式により与えられる。
【００５７】
【数３】
【００５８】
ここで、ｇａｉｎは複数のトランジスタサイズ並びに選択されたＣｄ及びＣａの値により決定される。もしダイナミック前置増幅器回路がある方法でアンバランスであるならば、比較器閾値が値Ｖｏｆｆｓｅｔに変更されるであろう一方で、入力と出力との関係は次式へと変更される。
【００５９】
【数４】
【００６０】
言い換えると、比較器はその閾値においてであるとき、上記出力はおおよそゼロである（留意すべきことは、上記比較器はラッチとダイナミック前置増幅器とを結合することにより形成される、ということである。）。
【００６１】
この特性は選択された実施例に対して極めて都合がよい。もしＰＬＢＳ変換器がゼロからＶＩＲまでの入力範囲を有すると想定されるならば、第１の変換器はＶＩＲ／２の閾値を持つべきで、第１のＭＤＡＣは入力からＶＩＲ／２を減算すべきで、これらの両方がＰ１のペアの幅における意図的なアンバランスを有するＣＴＨＡを用いることによりエレガントに実現される。もし利得が選択されて２と等しいならば、次のＰＬＢＳステージは−ＶＩＲと＋ＶＩＲとの間の複数の電圧を処理すべきである。次のステージは複数の交換された差動入力を有する２つのＣＴＨＡを有するので、各ＣＴＨＡは、ツリーの中のすべてのＣＴＨＡが同一のアンバランスを共有できるように、ゼロとＶＩＲとの間の信号を処理すべきである。
【００６２】
実際には、ＣＴＨＡツリーのすべてのレベルは校正を必要とし、従って複数の比較器閾値は先行する複数の増幅器の非線形性を正確にキャンセルする。最初に、複数のＣｄキャパシタを変更して親閾値を設定する（それにより最も高い階層的レベルの比較器閾値を校正する。）。図４に図示されるように、親閾値は第１のレベルのＣＴＨＡ（４１），（４４）の閾値である。次に、複数のＣａキャパシタが両方の子ＣＴＨＡに対して調整する粗い閾値に対して使用される。第１の子ＣＴＨＡが図４に図示されて（４２）と（４５）との組み合わせで、第２の子ＣＴＨＡは（４３）と（４６）との組み合わせである。複数のＣａキャパシタがそれらの対応するＡＤＣ閾値が適用されるとき、次のレベルの校正されない比較器の複数の閾値に近い増幅器出力を設定するために使用される。
【００６３】
図９は、複数のＣａ容量の最大値と最小値に対するシミュレートされた入力出力特性を示す。複数の高入力電圧では、出力電圧はノードａＯｕｔｍ（またはＣｏｕｔ＋）におけるＣａに対するよりもノードａＯｕｔｐ（またはＣｏｕｔ＋）におけるＣａに対するほうが非常に感度がよい（図８参照）一方で、複数の低入力電圧ではその逆のものが当てはまる。これは直感と一致する。すなわち、正の出力電圧が高いとき、多くの電荷がこのノードの中に放出されてしまってその容量値の変化が高い電圧変化へと導く。この入力依存感度が提案された校正手順において利用される。
【００６４】
ＣＴＨＡに対する提案された校正手順は以下のとおりである。
１．所望のＡＤＣ閾値を親ＣＴＨＡに適用し、当該ＡＤＣ出力を観察する。
２．複数のＣｄキャパシタを変更し、複数のＣＴＨＡ決定ができるだけ５０％ポジティブと５０％ネガティブに接近して整合するまで上記親ＣＴＨＡ閾値をシフトする。
３．第１の（最も高い電圧）の子ＣＴＨＡの所望のＡＤＣ閾値を適用し、当該ＡＤＣ出力を観察する。
４．第１の子ＣＴＨＡの閾値がこのＣａに対する連続的な複数の設定に対して親ＣＴＨＡの出力間であるように、親ＣＴＨＡのａＯｕｔｐ（またはＣｏｕｔ＋）上のキャパシタＣａを変更させる。
５．第２の子ＣＴＨＡの所望のＡＤＣ閾値を適用して当該ＡＤＣ出力を観察する。
６．第２の子ＣＴＨＡの閾値がこのＣａに対する連続的な複数の設定に対して、親ＣＴＨＡの出力間であるように、親ＣＴＨＡのａＯｕｔｍ（またはＣｏｕｔ−）上のキャパシタＣａを変更させる。
７．両方の子ＣＴＨＡに対してステップ１から繰り返す。
【００６５】
校正処理の結果が、図１０において例証される。第１のステップにおいて、次のステージのトップ閾値（ｔｈｔｏｐ）が適用され、ノードａＯｕｔｐにおけるＣａが、この閾値を実装する比較器の校正範囲に増幅器出力を持っていくために変更される。次に、次のステージのボトム閾値（ｔｈｂｏｔｔｏｍ）が適用され、ノードａＯｕｔｍにおけるＣａが同様に変更される。次に、次のＰＬＢＳステージが同一のプロセスを用いて校正される。すなわち、まず最初に上記比較器閾値を校正して次に複数のＣａ容量を校正する。これは、（繰り返しが必要とされないように）出力電圧が正であるときにａＯｕｔｍピン上のＣａキャパシタ値に対してアナログ出力電圧の感度が低いということを前提とする。複数のＣａキャパシタの校正ステップは、複数の子Ｃｄ容量の校正により可能性がある閾値範囲よりも小さい。留意すべきことは、“コモンモード”Ｃｄ容量が列の利得を変更させ、それでもし次の列が校正されなければ、異なるコモンモード容量を用いて列をやり直すことが必要とされるかもしれない、ということが重要なことである。
【００６６】
クロッキング．
各子ＣＴＨＡのクロッキングが図１１における複数の回路を用いて実行される。もし親ＣＴＨＡが正確に再生成されてしまっているならば、ｏｕｔｍノードまたはｏｕｔｐノードのいずれかがグランドに放電されてしまっているであろう。ｃｌｋＧがローとなるとき、内部のノードはＶｄｄまでプルアップされて適切なクロック信号（ｏｕｔｍまたはｏｕｔｐのいずれか）がローとなる。ｃｌｋＧ信号がハイとなるとき、すべてのクロック信号（ｏｕｔｍ及びｏｕｔｐ）がハイにプルアップされて次の列上の複数のＣＴＨＡがリセットされる。
【００６７】
異なる複数のクロック信号のタイミングの実施例が図１２に示される。これにおいて、ｃｌｋＧ＜ｎ＞はｎ番目の列におけるすべてのＣＴＨＡにより共有されるグローバルクロックである。信号ｃｌｋＧ＜ｎ＋１＞はいつも、ｃｌｋＧ＜ｎ＞に対してＴｃｌｋ／４遅れる。結果的に、各比較器が等しい再生成時間を持つことを確実とするために、比較器はＴｃｌｋ／４−ｔＤｅｌａｙ内に決定しなければならない。結果的に、次の比較器に対する決定時間はより小さい。しかしながら、この比較器はより大きい入力信号を有し、それ故により早く決定するであろう。
【００６８】
一般的に、ＰＬＢＳツリーが正確に働くために、各比較器はＴｃｌｋ／２−ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならず、任意の２つの連続的な比較器は３・Ｔｃｌｋ／４−２・ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならず、任意の３つの連続的な比較器はＴｃｌｋ−３・ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならない、など。これにおいて、ｔＤｅｌａｙは図１１における複数の回路からのゲートの遅れであり、ｔＡｐｅｒｔｕｒｅは次のＣＴＨＡのアパーチャ時間である。
【００６９】
ただ２つのｃｌｋＧ信号だけが、比較器の幅にわたって分配され、必要に応じて反転される。これらはより低精度の上述したクロック発生において生成された複数の高駆動力信号である。
【００７０】
エンコーダ．
エンコーダ（８４）は、複数の比較器決定を３ビットのグレイコードに変換する。それは、各列上の複数のｃｌｋＣ出力により制御された複数の前置充電／放電ＲＯＭラインから構成される。もし準安定が複数の列のうちの１つにおいて発生するならば、この列から開始するすべてのビットはゼロであろう。
【００７１】
フラッシュ変換器．
フラッシュ変換器（８３）は、構成による非線形歪みが加わるであろうＰＬＢＳ変換の３つのステージの出力を変換する。この非線形歪みをうまく処理するために、私たちは再構成可能な複数の閾値を有する８つの異なるフラッシュ変換器を必要とする。次に、ＰＬＢＳツリーの最後の層における各ＣＴＨＡは、反転されたそれらの複数の入力を有する２つの同一のフラッシュ変換器によりロードされる。次に、これらの２つのフラッシュ変換器のいずれが動作されるかは比較器の決定に依存する。校正段階の間、各フラッシュ変換器閾値が適合化されもしくは調整され、その結果それが先行する複数のＣＴＨＡステージの非線形性と不整合を相殺する。
【技術分野】
【０００１】
本発明は一般的に、バイナリーサーチが用いられるアナログからデジタルへの変換器に関する。
【背景技術】
【０００２】
例えば、複数のハードディスクリードチャンネルまたは複数のワイドバンドワイヤレス標準などのいくつかの複数のアプリケーションは、低分解能（例えば、およそ６ビット。）で高速（例えば、１秒あたり１ギガサンプル（ＧＳ／ｓ）よりも大きい。）のアナログからデジタルへの変換器（ＡＤＣ）を必要とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００５／０，０６２，６３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝統的に、複数の低分解能高速ＡＤＣに対して、複数の時間インターリーブ型逐次近似レジスタ（ＳＡＲ）変換器及び複数のフラッシュ変換器の２つのアーキテクチャが存在する。複数のシングルチャンネルＳＡＲ変換器は典型的に、１秒あたり数百メガサンプル（ＭＳ／ｓ）（例えば、およそ３００ＭＳ／ｓ）のサンプリング周波数で動作する。結果として、非常に多くのチャンネルがインターリーブされる必要があり、よく大きい入力容量を引き起こしていた。選択されたアプローチ次第で、同一の複数の仕様に対する時間インターリーブ型ＳＡＲアーキテクチャは、パイプライン型バイナリーサーチＡＤＣよりも１０−２０倍の大きさの入力容量を持つことができる。一方で、複数のフラッシュ変換器は量子化された電力により厳しく制限され、各変換に関して６３回の比較（６ビット）が低ノイズ／オフセットにおいて実行されなければならないであろう。校正されたフラッシュ変換器を有する同様の複数の仕様に対する電力の要件は、パイプライン型バイナリーサーチＡＤＣにおける電力消費量の１０倍の大きさとなろう。
【０００５】
複数のパイプライン型アナログからデジタルへの変換器は、１秒あたり数メガサンプルから１秒あたり１００メガサンプルまでの複数のサンプリングレートに対してポピュラーになりつつある。ダイナミックパイプライン型変換は、低入力容量を有する高速での低電力量子化を可能とさせるが校正を必要とする。
【０００６】
特許文献１は、非線形スケールに追従して２ＧＨｚ及びそれ以上の周波数での動作を可能とするパイプライン型アナログからデジタルへの変換器を紹介する。パイプライン型ＡＤＣは、複数の比較器ステージの閾値が前のステージからの複数のデジタル変換結果に従って調整される多くの比較器ステージを備える。要約すると、この文献において、非線形スケールでさえ実行できるようにパイプライン型ＡＤＣにプログラム可能な特性を提供するためのアーキテクチャと方法が提案された。
【０００７】
本発明は、減少された電力消費量（低分解能、高速）を有するアナログからデジタルへの変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
アナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器が提示される。パイプライン型アナログからデジタルへの変換器は、入力信号を比較するために、そのために上記所定の複数の閾値のうちの少なくとも２つが異なる調整可能な複数の閾値を有する複数の比較手段と複数の増幅回路とを備える。複数の比較手段は、複数の階層的レベルを有する階層的ツリー構造を形成するように構成される。複数の階層的レベルのうちの少なくとも１つが、複数の増幅回路の少なくとも１つの増幅回路と関連する。少なくとも１つの増幅回路は、次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成する。複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように、前の階層的レベルの出力に従って複数の調整可能な閾値を設定するための手段を備える。ある実施態様において、上記調整可能な閾値を設定するための手段は、複数の可変キャパシタを備える。ある実施例において、上記複数の可変キャパシタは、上記比較手段と関連する第１の複数の可変キャパシタと上記複数の増幅回路と関連する第２の複数の可変キャパシタを備える。
【０００９】
好ましくは、所望の入力閾値が適用されるとき、複数の閾値は前のレベルの出力に対して調整され、それにより先行する階層的レベルの非線形歪みをキャンセルする。
【００１０】
ある実施態様において、複数の増幅回路は複数の非線形多重デジタルからアナログへの変換器（ＮＬＭＤＡＣ）である。
【００１１】
ある実施態様において、パイプライン型ＡＤＣが提示され、ここで各上記複数の比較手段は、比較器／トラックホールド増幅回路において上記複数の増幅回路のうちの１つの増幅回路と一緒に実装される。好ましくは、そのような比較器／トラックホールド増幅回路は、ダイナミック増幅器とラッチを備える。各上記複数の比較器／トラックホールド増幅回路が、後に続くレベルにおける２つの比較器／トラックホールド増幅回路に対する入力信号を生成する。
【００１２】
ある実施態様において、上記複数の比較器／トラックホールド増幅回路は調整可能な複数の閾値を有する。ある実施例において、上記複数の比較器／トラックホールド増幅回路は、複数の可変キャパシタを備える。上記複数の可変キャパシタを設定することにより、所定の複数の閾値が提供される。好ましくは、所望の入力閾値が適用されるとき、複数の閾値が前のレベルの出力に対して調整され、それにより先行する複数の比較器／トラックホールド増幅回路の非線形歪みをキャンセルする。
【００１３】
ある追加的な実施態様において、上述した複数の実施態様のうちの１つに従ってパイプライン型アナログからデジタルへの変換器を用いてアナログ入力信号をデジタル出力に変換するためにある方法が提供される。上記方法は、
ａ）上記アナログ入力信号を上記階層的ツリー構造の第１の階層的レベルに適用するステップと、
ｂ）上記入力信号を、上記第１の階層的レベルの第１の比較手段を介してそれぞれの閾値信号と比較し、それにより比較信号を生成してこの比較信号を入力信号として後に続く階層的レベルに供給するステップと、
ｃ）上記前のステップの上記比較結果に基づき、第２の階層的レベルの（その関連した増幅回路を有する）後に続く比較手段を選択するステップと、
を備える。
【００１４】
好ましくは、上記方法はバイナリーサーチアルゴリズムを実行する。パラレルサーチの代わりにバイナリーサーチを使用することにより、能動比較器の数が減少され、それ故電力消費量が減少される。
【００１５】
比較手段の決定に基づき、このレベルまたは引き続くレベルにおける増幅回路は、上記入力信号から上記決定の重みに依存する値を加算し、又は減算する。第１の親階層的レベルの比較手段は、後に続く子階層的レベルの比較手段を制御し、もしくはトリガーする（起動を与える）。
【００１６】
ある実施態様において、アナログ入力信号をデジタル出力に変換するための方法は、校正ステップにより先行される。少なくとも１つの比較手段の閾値は、校正期間の間に調整され、そのポイントから先において上記比較器は所定の閾値を持つ。校正ステップは好ましくは、可変容量によって複数の階層的レベルのうちの少なくとも１つと関連する少なくとも１つの増幅回路を調整することを備える。
【００１７】
もう１つの実施態様において、比較することのステップは増幅回路／ＤＡＣに供給される出力信号を与えて逐次近似プロセスを実行する。バイナリーコードが決定される。
【００１８】
本発明はさらに、以下の説明及び添付の図面により説明されるであろう。
【図面の簡単な説明】
【００１９】
【図１】ステージあたり１ビットの３ビットのパイプライン型Ａ／Ｄ変換器の一般的なブロック図を図示する。
【図２】ハイブリッドＡＤＣの実施例を図示する。
【図３】パイプライン型バイナリーサーチ法の概略図を図示する。
【図４】ステージあたり１ビットの３ビットのパイプライン型ＡＤ変換器のブロック図を図示する。
【図５】保持フロントエンドステージの概略図を図示する。
【図６】保持フロントエンドステージの波形を示す。
【図７】保持ステージの複数のクロック信号のタイミングを示す。
【図８】可能性がある比較器−Ｔ／Ｈ回路の実施例を図示する。
【図９】ダイナミック増幅器のシミュレートされた入力−出力特性のプロットを示す。
【図１０】Ｃａを校正することに対する異なる複数の校正ステップのプロットを示す。
【図１１】各列に対するクロックをゲートでコントロールするために使用される複数の回路に対する概略図を図示する。
【図１２】比較器／トラックホールド増幅器ツリーにおける異なる複数のクロック信号のタイミングを示す。
【発明を実施するための形態】
【００２０】
本発明が特定の実施形態に関して及びある図面を参照して説明されるであろうが、発明はそれに限定されないが、特許請求の範囲だけによって限定される。記載された図面は概略図だけであって限定されない。図面において、いくつかの構成要素の大きさは例示的な目的のために誇張され、同一寸法で図示されないかもしれない。寸法及び相対寸法は必ずしも発明を実施するために実際の縮図には対応しない。
【００２１】
さらに、説明中の第１、第２、第３の用語及び同等のものが、同じ構成要素の間で区別するために使用されて、必ずしも連続して起こるまたは年代の順番のために使用されるものではない。用語は適切な環境のもとでは相互に交換でき、発明の実施形態がここで説明され図示されたもの以外の他のシーケンスにおいて動作することができる。
【００２２】
さらに、説明中のトップ（ｔｏｐ）、ボトム（ｂｏｔｔｏｍ）、オーバー（ｏｖｅｒ）、アンダー（ｕｎｄｅｒ）の用語及び同等のものが、説明的な目的のために使用されて、必ずしも相対的な位置を説明するために使用されるものではない。そのように用いられた用語は適切な環境のもとでは相互に交換でき、ここで説明された発明の実施形態はここで説明され図示されたもの以外の他の適応例において動作することができる。
【００２３】
用語“備える（ｃｏｍｐｒｉｓｉｎｇ）”は、その後に挙げられた手段に限定されるように解釈されるべきではなく、それは他の構成要素またはステップを除かない。それは、言及された記載された特徴、整数、ステップまたは構成要素の存在を特定するように解釈されるために必要であるが、１つもしくはそれ以上の他の特徴、整数、ステップまたはそのグループの存在または追加を除かない。従って、“手段Ａ及びＢを備える装置”という表現は構成要素Ａ及びＢだけから構成する装置に限定されるべきではない。本発明に関しては、それは装置の関連した構成要素がＡ及びＢだけであることを意味する。
【００２４】
従来の複数のパイプライン型ＡＤＣは、シーケンシャル変換の原理に基づく。まず最初に、変換されるアナログ信号がサンプリングされて第１のステージ比較器における閾値と比較される。次に、上記信号は、２の増幅係数により増幅されてそこから第１のステージのビット値が減算されて結果として残余信号が生じる。この残余信号は第２のステージ比較器の入力信号である。さらに、残余信号はサンプリングされて第２のステージ比較器により比較される。この処理は、後に続く複数のステージにおいて必要とされるビット分解能まで継続する。
【００２５】
この開示は、パイプライン型アナログからデジタルへの変換器に、各ＡＤＣ閾値が異なる校正された比較器を用いて実行される非線形信号処理（これは、残余生成及び増幅と同等である。）を提供する。次に、この校正は、装置不整合のためのランダムオフセットのみならず非線形性を補償することができる。さらに、バイナリーサーチを必要とする複数の比較器及び複数の増幅器だけが動作され、それにより低電力消費量が実現される。
【００２６】
好ましくは、パイプライン型変換器はさらに、保持フロントエンドを備える。
【００２７】
好ましくは、パイプライン型変換器はさらに、ｎビットフラッシュのアナログからデジタルへの変換器を備える。
【００２８】
本開示の態様によれば、図１に図示されるように、アナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器（ＰＬＡＤＣ）が提供される。上記ＰＬＡＤＣは、入力信号を比較するために、そのために上記所定の複数の閾値のうちの少なくとも２つが異なる調整可能な複数の閾値を有する複数の比較手段（３１）、（３２）、（３３）を備える。上記閾値は、校正期間の間に調整され、そのポイントから各比較器は所定の閾値を持つ。上記ＰＬＡＤＣはさらに、複数の増幅回路（３４）、（３５）を備える。上記複数の比較手段は、複数の階層的レベル（３６）、（３７）を有する階層的ツリー構造を形成するように構成され、ここで上記複数の階層的レベルの少なくとも１つが複数の増幅回路の少なくとも１つの増幅回路と関連する。複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように前の階層的レベルの出力（比較結果）に従って複数の調整可能な閾値を設定するための手段を備える。
【００２９】
ある実施形態において、インターリーブ型構造を備えるインターリーブ型保持パイプラインフラッシュＡＤＣ（またはハイブリッドＡＤＣ）が提示され、この構造は保持フロントエンドとＰＬＡＤＣとフラッシュＡＤＣとを備える。上記アーキテクチャは、サンプリング周波数に比例した電力消費量を提供する。ある実施例において、４×インターリーブ型６ビットＡＤＣが提示される。図２に図示されるように、各変換チャンネルは、１ビット保持フロントエンド（８１）と３ビットのパイプライン型変換（８２）と２ビットのフラッシュ変換（８３）とを備える。保持フロントエンドは、入力信号をサンプリングして上記入力信号のコモンモード成分を除去して上記入力の差動信号を整流する一方で、上記入力信号の極性を決定する。例えば、図３に図示されるように、ＰＬＡＤＣは、３つの階層的レベル（９８）、（９９）、（１００）を備える階層的ツリーの中に配置される（（９１）から（９７）の）７つの比較手段を備える。図示される実施例において、各比較手段は増幅手段に接続される。
【００３０】
本開示はさらに、アナログ入力信号をデジタル出力に変換するための方法を提供する。好ましくは、上記方法はバイナリーサーチアルゴリズムを実行する。パラレルサーチの代わりにバイナリーサーチを使用することにより、能動比較器の数ひいては電力消費量が減少される。第１の階層的レベルの少なくとも１つの比較手段がさらに、後に続く階層的レベルの少なくとも１つの他の比較手段を制御するために設けられる。「制御することにより」とは、比較手段が前段の比較結果に基づいて上記構造におけるパスを選択するために設けられるということを意味し、そのために上記構造は複数の比較手段により形成される。このパスは、図２に図示される。ＰＬＡＤＣは、３ビットの変換を決定して４つの出力（（９４）、（９５）、（９６）または（９７）の出力）のうちの１つの出力上だけに残余を生成する。
【００３１】
典型的には、フラッシュ変換器において、複数ビットがパラレルサーチを介して決定され、多くの電力を消費する比較器を必要とする。パラレルサーチの代わりに（好ましくは）バイナリーサーチを使用することにより、能動比較器の数が減少され、それ故電力消費量が減少される。
【００３２】
このＰＬＡＤＣは、低電力及び高速のための複数のダイナミック非線形増幅器を使用する。これらの複数の増幅器における線形性要件は、各ＡＤＣ閾値に対する異なるダイナミック比較器を動作させて対応する比較器閾値を所望の入力参照値に校正することにより回避され、非線形信号処理及び複数の比較器のオフセットの両方からの複数の誤差をキャンセルする。このことが、それぞれが個々に校正される複数の増幅回路と結合されるツリーの複数の比較器により実行される。閾値の校正は、増幅器及び比較器の複数の欠点を補正する。上記ツリーの各ステージは、（図１に図示されるように）１つの増幅回路と結合されるか、もしくはステージにおける各比較器は、（図４に図示されるように）増幅回路と結合される。さらに、これらの複数の増幅回路は、（比較器／トラックホールド増幅が一体となっている）複数の内蔵トラックホールド増幅器とすることができる。従来のパイプラインにおいては、“変換される”信号はチェーン回路（または縦続接続回路）により送信される。この開示において提供されるような信号依存のルーティングまたはパス選択は存在しない。
【００３３】
アーキテクチャ．
ある実施例において、ハイブリッドＡＤＣが図示され（図２）、当該ハイブリッドＡＤＣは４つのインターリーブ型アナログからデジタルへの変換（ＡＤＣ）チャンネルとクロック発生と信号再合成とを備える。クロック発生は、Ｆｓ入力信号を有しており、これから４つの差動直交位相クロック信号と４つの低スキューで低ジッターのサンプリング信号を生成し、それらすべてがＦｓ／４の周波数を有する。ＰＬＡＤＣは、例えば、６０ＧＨｚ無線装置において使用される。そのような複数のアプリケーションに対する複数のアナログからデジタルへの変換器は、４ＧＳ／ｓまでのサンプリング周波数を必要とする。各ＡＤＣチャンネルは、全体で６ビットのノミナル変換のために、１ビット保持フロントエンドと３ビットのパイプライン型バイナリーサーチ変換と２ビットフラッシュとから構成される。上記信号再合成は２つのステージの２つの入力マルチプレクサから構成され、当該マルチプレクサは異なる複数のインターリーブされたチャンネル出力を６つのフルスピードのビットストリームに合成する。緩和された線形性及びマッチングコンストレイントを有する静的線形性が閾値の校正を用いて改善される一方で、タイミングの校正はその複雑性のために避けられる。
【００３４】
クロック発生．
クロック発生は、２つのセットのクロック信号を発生し、それら両方がサンプリング周波数の４分の１で実行される。第１のセットの信号は、（各チャンネル内の）複数のＡＤＣにおける複数の非クリティカルタイミングインスタンスを制御してかつ他の複数のチャンネルに対して異なる複数のチャンネルを同期させるために使用される低精度の差動の直交位相信号セットである。
【００３５】
第２の信号セットは、複数のボトムプレートサンプリングスイッチを直接的に駆動させるために使用される高精度の複数のサンプリング信号である。これらの複数の信号のタイミングスキューの広がりはピコ秒オーダーであることが必要で、低ジッターが好まれ、いくつかの複数の実施例においてまさに必要とされる。これらの複数の特性を実現するために、コモンインバータが複数のパスゲートを用いて実際の複数のサンプリングスイッチに対して開閉されるインバータ出力を用いて、複数のサンプリング信号を駆動させるために使用される。上記複数のパスゲートは、インバータ出力の立ち下がりエッジまたは立ち上がりエッジの直前の適した時期に動作される。次に、複数のサンプリング信号の立ち下がりエッジのタイミングの広がりは、複数のパスゲート並びに各サンプリングスイッチ及びその関連した寄生により提示された正確な負荷のオン抵抗だけに依存する。この広がりは、まさに適度な装置の複数のサイズを用いて非常に低くすることが可能である。すなわち、５００ｆｓのシミュレートされた標準偏差が、（ＮＭＯＳ及びＰＭＯＳの両方に対して）２つのマイクロメータ装置を用いて得られた。サンプリングスイッチ寄生間の不整合が、複数の測定においてこのマッチングを悪化させるかもしれない。これらの複数の信号に関する低ジッターが、クロック入力からサンプリング信号までの短いパスを維持することにより実現されるかもしれない。
【００３６】
１ビット保持フロントエンド．
保持フロントエンドは入力信号をサンプリングし、最初にそのコモンモード成分を除去する。その結果生じる差動信号の極性は、比較器（１）により決定され、この比較器（１）により制御されたチョッパを用いて上記信号が後に続くＡＤＣの範囲内となるように整流される。保持ステージが完全な変換器（ハイブリッドＡＤＣ）内に実装される第１の理由は、校正の複雑性を制限することにある。保持ステージの概略図が図５に図示される。
【００３７】
異なる複数のクロック信号のタイミングが図７に図示される。“ｃｌｋＢｏｔｔｏｍＰｌａｔｅ”がローとなるとき、ボトムプレートの複数のスイッチは動作が停止され、複数のサンプリング容量ＣＳは、ほとんどフローティング状態のままである（いくつかの寄生容量がボトムプレート上に存在している。）。２つのインバータの遅れ（２×ｔｉｎｖ）の後で、“ｃｌｋＴｏｐＰｌａｔｅ”はまたローとなり、トッププレートの複数のスイッチは無効とされる。インバータの遅れの後で（ｔｉｎｖ）、“ｃｌｋＳｈｏｒｔ”がハイとなり２つのトッププレートのサンプリング容量ＣＳは短絡する。次に、サンプリングされた入力電圧がトッププレートのＣＳからボトムプレートのＣＳに転送され、そこで差動電圧が生成されるであろう。
【００３８】
電荷注入がない場合は、複数のボトムプレートノードはゼロのコモンモード電圧及び次式の比に依存する差動電圧を有するであろう。
【００３９】
【数１】
【００４０】
ここで、Ｃｐａｒは複数のボトムプレートノード上のトータルの寄生容量である。複数のボトムプレートノードの１つがグランドポテンシャル以下になることを防止するために、複数のボトムプレートのコモンモード電圧は“ｃｌｋＳｈｏｒｔ”により制御された２つの容量Ｃｃｍにより増加される。
【００４１】
２つのボトムプレートノードの寄生容量が正確に整合しないならば、等しい大きさであるが逆の符号の複数の入力電圧により生成された２つの電圧は、複数のボトムプレートノード上に同一の電圧を結果的にもたらせないであろう。後に続くＡＤＣの複数の閾値がどれほどであるかにかかわらず、もし整流動作が実行されるならば、このことが結果的に複数の誤差をもたらすであろう。２つのボトムプレートノードの容量の十分なマッチングを確実とするために、２つのバンクのデジタル的に制御可能な校正キャパシタが上記複数のボトムプレートノード上に追加される。
【００４２】
“ｃｌｋＳｈｏｒｔ”の立ち上がりエッジ後の４つのインバータの遅れで（４×ｔｉｎｖ）、比較器が“ｃｌｋＣｏｍｐ”の立ち上がりエッジにより動作する。この立ち上がりエッジ後のインバータの遅れで、ノードｏｕｔｍとノードｏｕｔｐをグランドに固定する複数のスイッチがオフされる。比較器の決定が、複数のボトムプレートのＣＳ上の電圧を複数の出力ノードに分担する２つのセットのチョッパスイッチの１つを非同期的に動作させて保持フロントエンドの動作は完了する。
【００４３】
複数のＣｐａｒキャパシタは以下の手順に基づき校正される。次のステージの第１の閾値はＡＤＣ範囲の正の半分と負の半分において校正される。これらの２つの値が比較され、その平均が“ｃｏｒｒｅｃｔ”と仮定されて設定される。次に、この閾値に基づいて、複数のＣｐａｒ値が適合化される。
【００４４】
図５は、保持フロントエンドの簡単化された概略図を図示し、図６はその波形を示す。それは入力信号をサンプリングして整流する一方で、そのコモンモードを除去する。複数のＳ１スイッチが閉じられるときに複数の入力電圧がＣＳ間でトラックされる。立ち下がり
【数２】
のエッジにおいて、複数のＣＳ上の電荷は固定される。それらの複数のボトムプレートはグランドに接続されて複数のトッププレートはそれらのサンプリングされた入力電圧に接続されて電荷注入は無視される。
【００４５】
Ｓ２を閉じることは、複数のトッププレートを短絡させて浮遊容量のためにいくらかの損失を有する複数のボトムプレートにおいて差動電圧を生成する。次に、保持ステージ比較器が動作し、その決定の基づき（ｔ１において）チョッパにおける１つのセットのスイッチが閉じられ、差動出力電圧がいつも正であるように複数のボトムプレート上の電荷を次のステージと共有する。コモンモード出力は、ＡＤＣバックエンドに対するコモンモード電圧を固定し、著しくコモンモード入力範囲を改善するコモンモード入力から独立している。さらに、適用されるコモンモード電圧は校正と通常動作とにおいて異なっていてもよい。
【００４６】
パイプライン型バイナリーサーチ．
一般的な原理．
一般論として、パイプライン型バイナリーサーチ（ＰＬＢＳ）変換器は、ステージあたり１ビットの３ビットのＰＬＢＳに対するものが図１に図示されるように、縦続接続の複数の非線形多重デジタルからアナログへの変換器（複数のＮＬＭＤＡＣ）と複数の比較器のツリーとから構成される。上記複数のＮＬＭＤＡＣの目的は、その入力信号をサンプリングし、それを増幅し、出力からいくつかの値を減算／加算してそれをよりゼロに近づけるようにすることにある。伝統的なパイプライン型変換器において、第１のステージＭＤＡＣに関する線形性要件は、全体の所望の線形性に等しい。この開示において、重大な非線形性が、各ＰＬＡＤＣ閾値に対する調整可能な閾値を有する異なる比較器を使用することにより可能とされる。立ち上げ（スタートアップ）またはバックグランド校正の間に比較器閾値が調整され、従ってそれが所望のＡＤＣ閾値に対して縦続接続の先行する複数のＮＬＭＤＡＣの非線形効果をキャンセルする。ＮＬＭＤＡＣに関する唯一の要件はそれが単調であるということであるので、電力節約が可能である。
【００４７】
実施例．
バイナリーサーチを用いるＰＬＡＤＣの入力は保持フロントエンドの出力である。ここで選択されたアプローチが、図３に図示されるような一般的なＰＬＢＳの原理を変更する。選択された実施例と一般的な原理との間には３つのキーとなる差異が存在する。
【００４８】
第１に、各ＮＬＭＤＡＣの減算機能が、現在のステージのＮＬＭＤＡＣから次のステージのＮＬＭＤＡＣに移行される。次のステージに減算をシフトすることは複数のＮＬＭＤＡＣ出力ノード上の電圧スイングを増加させるが、複数のＮＬＭＤＡＣの低電圧スイング及び線形性要件が与えられる。このことは問題ではない。
【００４９】
第２に、複数のＮＬＭＤＡＣはそれらのそれぞれが２つの比較器及び２つに分割したＮＬＭＤＡＣによりロードされるように第２のステージと後のステージに分割される。もしそれらがダイナミックにかつ必要とされるときだけクロックされるならば、そのように実行する際に関連する電力ペナルティは存在しない一方で、各ＮＬＭＤＡＣの負荷はパイプラインを介して一定に保たれる。次に、前のステージからの減算機能は、これらの複数のＮＬＭＤＡＣの中へと配線で接続される。前のステージの比較器決定が、それらのいずれが動作するかを決定する。留意すべきことは、図３において、ステージ２の２つの同一のＮＬＭＤＡＣの入力と出力がスイッチ型極性を用いて接続され、従ってもし一方がその入力からある電圧を減算するならば、他方は同一の値を加算する、ということである。
【００５０】
第３に、この変換器の入力範囲は０Ｖを囲むように対称的な差動でない。入力信号は前のステージ（保持フロントエンドステージ）において整流されるので、複数の正の差動信号だけが変換されるべきである。第１のステージの入力信号から入力範囲の半分を減算することにより、後に続く複数のステージはゼロを囲むようにおおよそ差動とされる。
【００５１】
複数の回路ブロック．
図４において図示されるように、選択された実施例における各ＮＬＭＤＡＣ（４４）は、調整可能な閾値を有する比較器と並列接続である。図４に図示されるように、これらが比較器／トラックホールド増幅器（ＣＴＨＡ）と呼ばれる１つの構造の中にまとめられた。次に、最後からの２番目のステージにおけるＣＴＨＡを除くすべてのＣＴＨＡは、より先のステージにおけるＣＴＨＡが“親（ペアレント）”と呼ばれ、より後のステージにおける複数のＣＴＨＡが“子（チャイルド）”と呼ばれるという慣習を用いて、２つのＣＴＨＡの負荷を持つ。最後から２番目のステージにおける複数のＣＴＨＡが、最後のステージにおける２つの比較器それぞれにより簡単にロードされる。
【００５２】
比較器／トラックホールド増幅器（ＣＴＨＡ）の概略図が図８に図示され、明確とするためにＰ１、Ｐ４及びＰ５のソース上の複数のＮＭＯＳリセットスイッチが省略されている。上記回路は、３つの部分から構成される。すなわち、ダイナミック前置増幅器とラッチと出力ドライバである。上記ダイナミック前置増幅器とラッチは比較器を結合する。
【００５３】
ダイナミック前置増幅器と出力ドライバが結合されてトラックホールド増幅器を形成する。クロック信号がローとなるとき、トランジスタのペアのＮ１とＮ２がオフとなる一方で、Ｐ２及びＰ３はオンとなる。ノードＤｍとノードＤｐは、入力電圧に依存するあるレートでグランドからＶｄｄまでプルアップされる。この充電段階の間、トランジスタＰ５はオンしてノードａＯｕｔｐとノードａＯｕｔｍを充電する。Ｄｐ及びＤｍ上の電圧が十分に高いとき、Ｐ５のペアはオフとされて上記回路にそれ以上電流は流れ込まず、その結果ａＯｕｔｐとａＯｕｔｍ上の電圧はこれらのノードに加算される電荷量により固定される。
【００５４】
従って、入力電圧は時間（Ｐ５のペアがオンである時間）に変換され、次に電圧（複数の出力キャパシタに追加される電荷）に戻し変換される。出力電圧は入力電圧に依存するので、トラック機能と保持機能が実行される。
【００５５】
複数のトランジスタＰ４は、コモンモード（ＣＭ）安定化を実現する。すなわち、もしＣＭレベルが下降するならば、Ｐ５はより短い時間の間動作中であるが、それらにより出力キャパシタから引き出された電流はＰ４の増加されたオーバドライブのために増加される。ＰＶＴ（プロセス、電圧、温度）変動を介してＣＴＨＡの閾値及び利得を制御し、個々にこの入力出力特性を変更させて後に続く複数のステージに最も良く適合させることにより上記入力出力特性の固有の非線形性をうまく処理するために、可変容量がＰ５のゲートノードとドレインノード両方に追加される。
【００５６】
もしこのＣＴＨＡが差動的にバランスがとられるならば、不整合は存在せず、比較器閾値はゼロで入力と出力の関係は次式により与えられる。
【００５７】
【数３】
【００５８】
ここで、ｇａｉｎは複数のトランジスタサイズ並びに選択されたＣｄ及びＣａの値により決定される。もしダイナミック前置増幅器回路がある方法でアンバランスであるならば、比較器閾値が値Ｖｏｆｆｓｅｔに変更されるであろう一方で、入力と出力との関係は次式へと変更される。
【００５９】
【数４】
【００６０】
言い換えると、比較器はその閾値においてであるとき、上記出力はおおよそゼロである（留意すべきことは、上記比較器はラッチとダイナミック前置増幅器とを結合することにより形成される、ということである。）。
【００６１】
この特性は選択された実施例に対して極めて都合がよい。もしＰＬＢＳ変換器がゼロからＶＩＲまでの入力範囲を有すると想定されるならば、第１の変換器はＶＩＲ／２の閾値を持つべきで、第１のＭＤＡＣは入力からＶＩＲ／２を減算すべきで、これらの両方がＰ１のペアの幅における意図的なアンバランスを有するＣＴＨＡを用いることによりエレガントに実現される。もし利得が選択されて２と等しいならば、次のＰＬＢＳステージは−ＶＩＲと＋ＶＩＲとの間の複数の電圧を処理すべきである。次のステージは複数の交換された差動入力を有する２つのＣＴＨＡを有するので、各ＣＴＨＡは、ツリーの中のすべてのＣＴＨＡが同一のアンバランスを共有できるように、ゼロとＶＩＲとの間の信号を処理すべきである。
【００６２】
実際には、ＣＴＨＡツリーのすべてのレベルは校正を必要とし、従って複数の比較器閾値は先行する複数の増幅器の非線形性を正確にキャンセルする。最初に、複数のＣｄキャパシタを変更して親閾値を設定する（それにより最も高い階層的レベルの比較器閾値を校正する。）。図４に図示されるように、親閾値は第１のレベルのＣＴＨＡ（４１），（４４）の閾値である。次に、複数のＣａキャパシタが両方の子ＣＴＨＡに対して調整する粗い閾値に対して使用される。第１の子ＣＴＨＡが図４に図示されて（４２）と（４５）との組み合わせで、第２の子ＣＴＨＡは（４３）と（４６）との組み合わせである。複数のＣａキャパシタがそれらの対応するＡＤＣ閾値が適用されるとき、次のレベルの校正されない比較器の複数の閾値に近い増幅器出力を設定するために使用される。
【００６３】
図９は、複数のＣａ容量の最大値と最小値に対するシミュレートされた入力出力特性を示す。複数の高入力電圧では、出力電圧はノードａＯｕｔｍ（またはＣｏｕｔ＋）におけるＣａに対するよりもノードａＯｕｔｐ（またはＣｏｕｔ＋）におけるＣａに対するほうが非常に感度がよい（図８参照）一方で、複数の低入力電圧ではその逆のものが当てはまる。これは直感と一致する。すなわち、正の出力電圧が高いとき、多くの電荷がこのノードの中に放出されてしまってその容量値の変化が高い電圧変化へと導く。この入力依存感度が提案された校正手順において利用される。
【００６４】
ＣＴＨＡに対する提案された校正手順は以下のとおりである。
１．所望のＡＤＣ閾値を親ＣＴＨＡに適用し、当該ＡＤＣ出力を観察する。
２．複数のＣｄキャパシタを変更し、複数のＣＴＨＡ決定ができるだけ５０％ポジティブと５０％ネガティブに接近して整合するまで上記親ＣＴＨＡ閾値をシフトする。
３．第１の（最も高い電圧）の子ＣＴＨＡの所望のＡＤＣ閾値を適用し、当該ＡＤＣ出力を観察する。
４．第１の子ＣＴＨＡの閾値がこのＣａに対する連続的な複数の設定に対して親ＣＴＨＡの出力間であるように、親ＣＴＨＡのａＯｕｔｐ（またはＣｏｕｔ＋）上のキャパシタＣａを変更させる。
５．第２の子ＣＴＨＡの所望のＡＤＣ閾値を適用して当該ＡＤＣ出力を観察する。
６．第２の子ＣＴＨＡの閾値がこのＣａに対する連続的な複数の設定に対して、親ＣＴＨＡの出力間であるように、親ＣＴＨＡのａＯｕｔｍ（またはＣｏｕｔ−）上のキャパシタＣａを変更させる。
７．両方の子ＣＴＨＡに対してステップ１から繰り返す。
【００６５】
校正処理の結果が、図１０において例証される。第１のステップにおいて、次のステージのトップ閾値（ｔｈｔｏｐ）が適用され、ノードａＯｕｔｐにおけるＣａが、この閾値を実装する比較器の校正範囲に増幅器出力を持っていくために変更される。次に、次のステージのボトム閾値（ｔｈｂｏｔｔｏｍ）が適用され、ノードａＯｕｔｍにおけるＣａが同様に変更される。次に、次のＰＬＢＳステージが同一のプロセスを用いて校正される。すなわち、まず最初に上記比較器閾値を校正して次に複数のＣａ容量を校正する。これは、（繰り返しが必要とされないように）出力電圧が正であるときにａＯｕｔｍピン上のＣａキャパシタ値に対してアナログ出力電圧の感度が低いということを前提とする。複数のＣａキャパシタの校正ステップは、複数の子Ｃｄ容量の校正により可能性がある閾値範囲よりも小さい。留意すべきことは、“コモンモード”Ｃｄ容量が列の利得を変更させ、それでもし次の列が校正されなければ、異なるコモンモード容量を用いて列をやり直すことが必要とされるかもしれない、ということが重要なことである。
【００６６】
クロッキング．
各子ＣＴＨＡのクロッキングが図１１における複数の回路を用いて実行される。もし親ＣＴＨＡが正確に再生成されてしまっているならば、ｏｕｔｍノードまたはｏｕｔｐノードのいずれかがグランドに放電されてしまっているであろう。ｃｌｋＧがローとなるとき、内部のノードはＶｄｄまでプルアップされて適切なクロック信号（ｏｕｔｍまたはｏｕｔｐのいずれか）がローとなる。ｃｌｋＧ信号がハイとなるとき、すべてのクロック信号（ｏｕｔｍ及びｏｕｔｐ）がハイにプルアップされて次の列上の複数のＣＴＨＡがリセットされる。
【００６７】
異なる複数のクロック信号のタイミングの実施例が図１２に示される。これにおいて、ｃｌｋＧ＜ｎ＞はｎ番目の列におけるすべてのＣＴＨＡにより共有されるグローバルクロックである。信号ｃｌｋＧ＜ｎ＋１＞はいつも、ｃｌｋＧ＜ｎ＞に対してＴｃｌｋ／４遅れる。結果的に、各比較器が等しい再生成時間を持つことを確実とするために、比較器はＴｃｌｋ／４−ｔＤｅｌａｙ内に決定しなければならない。結果的に、次の比較器に対する決定時間はより小さい。しかしながら、この比較器はより大きい入力信号を有し、それ故により早く決定するであろう。
【００６８】
一般的に、ＰＬＢＳツリーが正確に働くために、各比較器はＴｃｌｋ／２−ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならず、任意の２つの連続的な比較器は３・Ｔｃｌｋ／４−２・ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならず、任意の３つの連続的な比較器はＴｃｌｋ−３・ｔＤｅｌａｙ−ｔＡｐｅｒｔｕｒｅ内に決定しなければならない、など。これにおいて、ｔＤｅｌａｙは図１１における複数の回路からのゲートの遅れであり、ｔＡｐｅｒｔｕｒｅは次のＣＴＨＡのアパーチャ時間である。
【００６９】
ただ２つのｃｌｋＧ信号だけが、比較器の幅にわたって分配され、必要に応じて反転される。これらはより低精度の上述したクロック発生において生成された複数の高駆動力信号である。
【００７０】
エンコーダ．
エンコーダ（８４）は、複数の比較器決定を３ビットのグレイコードに変換する。それは、各列上の複数のｃｌｋＣ出力により制御された複数の前置充電／放電ＲＯＭラインから構成される。もし準安定が複数の列のうちの１つにおいて発生するならば、この列から開始するすべてのビットはゼロであろう。
【００７１】
フラッシュ変換器．
フラッシュ変換器（８３）は、構成による非線形歪みが加わるであろうＰＬＢＳ変換の３つのステージの出力を変換する。この非線形歪みをうまく処理するために、私たちは再構成可能な複数の閾値を有する８つの異なるフラッシュ変換器を必要とする。次に、ＰＬＢＳツリーの最後の層における各ＣＴＨＡは、反転されたそれらの複数の入力を有する２つの同一のフラッシュ変換器によりロードされる。次に、これらの２つのフラッシュ変換器のいずれが動作されるかは比較器の決定に依存する。校正段階の間、各フラッシュ変換器閾値が適合化されもしくは調整され、その結果それが先行する複数のＣＴＨＡステージの非線形性と不整合を相殺する。
【特許請求の範囲】
【請求項１】
入力信号を所定の複数の閾値のうちの少なくとも異なる２つと比較するための調整可能な上記複数の閾値を有する複数の比較手段と、複数の増幅回路とを備えたアナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器（ＡＤＣ）であって、
上記複数の比較手段は階層的ツリー構造を形成するように設けられ、上記階層的ツリー構造は複数の階層的レベルを有し、
上記階層的レベルのうちの少なくとも１つが上記複数の増幅回路のうちの少なくとも１つの増幅回路と関連し、上記少なくとも１つの増幅回路は次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成し、
上記複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように、前の階層的レベルの出力に従って上記調整可能な閾値を設定するための手段を備えることを特徴とするパイプライン型ＡＤＣ。
【請求項２】
上記調整可能な閾値を設定するための手段は、複数の可変キャパシタを備えることを特徴とする請求項１記載のパイプライン型ＡＤＣ。
【請求項３】
上記複数の可変キャパシタは、上記比較手段と関連する第１の複数の可変キャパシタと上記複数の増幅回路と関連する第２の複数の可変キャパシタとを備えることを特徴とする請求項２記載のパイプライン型ＡＤＣ。
【請求項４】
上記増幅回路は、複数の非線形のデジタルからアナログへの変換器であることを特徴とする請求項１から３のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項５】
上記各複数の比較手段は、比較器／トラックホールド増幅回路において上記複数の増幅回路の１つの増幅回路と一緒に実装されることを特徴とする請求項１から４のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項６】
上記パイプライン型ＡＤＣはさらに、ｍビット保持ＡＤＣフロントエンドを備えること特徴とする請求項１から５のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項７】
ｎビットフラッシュのアナログからデジタルへの変換器をさらに備えることを特徴とする請求項１から６のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項８】
入力信号を所定の複数の閾値のうちの少なくとも異なる２つと比較するための調整可能な上記複数の閾値を有する複数の比較手段と、複数の増幅回路とを備えたアナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器におけるアナログ入力信号をデジタル出力に変換するための方法であり、
上記変換器は、
上記複数の比較手段は階層的ツリー構造を形成するように設けられ、上記階層的ツリー構造は複数の階層的レベルを有し、
上記階層的レベルのうちの少なくとも１つが上記複数の増幅回路のうちの少なくとも１つの増幅回路と関連し、上記少なくとも１つの増幅回路は次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成するように設けられた上記変換器であって、
上記方法は、
上記アナログ入力信号を上記階層的ツリー構造の第１の階層的レベルに適用するステップと、
上記入力信号を、上記第１の階層的レベルの第１の比較手段を介してそれぞれの閾値信号と比較し、それにより比較信号を生成してこの比較信号を入力信号として後に続く階層的レベルに供給するステップと、
前のステップの上記比較の結果に基づき、第２の階層的レベルのその関連した増幅回路を有する後に続く比較手段を選択するステップと、
を備えることを特徴とする方法。
【請求項９】
校正ステップにより先行されることを特徴とする請求項８記載の方法。
【請求項１０】
上記校正ステップは、可変容量により上記階層的レベルのうちの上記少なくとも１つと関連する上記少なくとも１つの増幅回路を調整するステップを備えることを特徴とする請求項９記載の方法。
【請求項１】
入力信号を所定の複数の閾値のうちの少なくとも異なる２つと比較するための調整可能な上記複数の閾値を有する複数の比較手段と、複数の増幅回路とを備えたアナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器（ＡＤＣ）であって、
上記複数の比較手段は階層的ツリー構造を形成するように設けられ、上記階層的ツリー構造は複数の階層的レベルを有し、
上記階層的レベルのうちの少なくとも１つが上記複数の増幅回路のうちの少なくとも１つの増幅回路と関連し、上記少なくとも１つの増幅回路は次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成し、
上記複数の階層的レベルは、先行する階層的レベルの非線形歪みが除去されるように、前の階層的レベルの出力に従って上記調整可能な閾値を設定するための手段を備えることを特徴とするパイプライン型ＡＤＣ。
【請求項２】
上記調整可能な閾値を設定するための手段は、複数の可変キャパシタを備えることを特徴とする請求項１記載のパイプライン型ＡＤＣ。
【請求項３】
上記複数の可変キャパシタは、上記比較手段と関連する第１の複数の可変キャパシタと上記複数の増幅回路と関連する第２の複数の可変キャパシタとを備えることを特徴とする請求項２記載のパイプライン型ＡＤＣ。
【請求項４】
上記増幅回路は、複数の非線形のデジタルからアナログへの変換器であることを特徴とする請求項１から３のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項５】
上記各複数の比較手段は、比較器／トラックホールド増幅回路において上記複数の増幅回路の１つの増幅回路と一緒に実装されることを特徴とする請求項１から４のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項６】
上記パイプライン型ＡＤＣはさらに、ｍビット保持ＡＤＣフロントエンドを備えること特徴とする請求項１から５のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項７】
ｎビットフラッシュのアナログからデジタルへの変換器をさらに備えることを特徴とする請求項１から６のうちいずれか１つに記載のパイプライン型ＡＤＣ。
【請求項８】
入力信号を所定の複数の閾値のうちの少なくとも異なる２つと比較するための調整可能な上記複数の閾値を有する複数の比較手段と、複数の増幅回路とを備えたアナログ入力信号をデジタル信号に変換するためのパイプライン型アナログからデジタルへの変換器におけるアナログ入力信号をデジタル出力に変換するための方法であり、
上記変換器は、
上記複数の比較手段は階層的ツリー構造を形成するように設けられ、上記階層的ツリー構造は複数の階層的レベルを有し、
上記階層的レベルのうちの少なくとも１つが上記複数の増幅回路のうちの少なくとも１つの増幅回路と関連し、上記少なくとも１つの増幅回路は次の階層的レベルにおいて少なくとも１つの比較手段の入力を生成するように設けられた上記変換器であって、
上記方法は、
上記アナログ入力信号を上記階層的ツリー構造の第１の階層的レベルに適用するステップと、
上記入力信号を、上記第１の階層的レベルの第１の比較手段を介してそれぞれの閾値信号と比較し、それにより比較信号を生成してこの比較信号を入力信号として後に続く階層的レベルに供給するステップと、
前のステップの上記比較の結果に基づき、第２の階層的レベルのその関連した増幅回路を有する後に続く比較手段を選択するステップと、
を備えることを特徴とする方法。
【請求項９】
校正ステップにより先行されることを特徴とする請求項８記載の方法。
【請求項１０】
上記校正ステップは、可変容量により上記階層的レベルのうちの上記少なくとも１つと関連する上記少なくとも１つの増幅回路を調整するステップを備えることを特徴とする請求項９記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公表番号】特表２０１２−５３３２００（Ｐ２０１２−５３３２００Ａ）
【公表日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−５１８９９６（Ｐ２０１２−５１８９９６）
【出願日】平成２２年７月８日（２０１０．７．８）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０５９８２１
【国際公開番号】ＷＯ２０１１／００３９７８
【国際公開日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９６０９９５６１）
【氏名又は名称原語表記】ＶＲＩＪＥ ＵＮＩＶＥＲＳＩＴＥＩＴ ＢＲＵＳＳＥＬ
【Ｆターム（参考）】
【公表日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２２年７月８日（２０１０．７．８）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０５９８２１
【国際公開番号】ＷＯ２０１１／００３９７８
【国際公開日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９６０９９５６１）
【氏名又は名称原語表記】ＶＲＩＪＥ ＵＮＩＶＥＲＳＩＴＥＩＴ ＢＲＵＳＳＥＬ
【Ｆターム（参考）】
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