ゲート駆動回路
【課題】ＭＯＳＦＥＴで発生するホットキャリア量を抑制して高信頼性のゲート駆動回路を提供する。
【解決手段】ＮＯＥＭＩ回路を有するゲート駆動回路１０において、ゲートチャージアップ用の回路１２を構成するｐチャネルＭＯＳＦＥＴ（ＱＰ１）とゲートディスチャージ用の回路１３を構成するｎチャネルＭＯＳＦＥＴ（ＱＮ１）に同型ＮＯＥＭＩ回路１４，１５を直列接続することで、ＱＰ１，ＱＮ１で発生するホットキャリア量を抑制することができる。
【解決手段】ＮＯＥＭＩ回路を有するゲート駆動回路１０において、ゲートチャージアップ用の回路１２を構成するｐチャネルＭＯＳＦＥＴ（ＱＰ１）とゲートディスチャージ用の回路１３を構成するｎチャネルＭＯＳＦＥＴ（ＱＮ１）に同型ＮＯＥＭＩ回路１４，１５を直列接続することで、ＱＰ１，ＱＮ１で発生するホットキャリア量を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型スイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（パワーＭＯＳ型電界効果トランジスタ）などの絶縁ゲート型スイッチング素子（以下、パワーＭＯＳと称す）は、電力変換装置に多用されており、近年、ハイブリッド自動車や電気自動車などへの適用が注目されている。
【０００３】
図８は、パワーＭＯＳを駆動する従来のゲート駆動回路の回路図である。このゲート駆動回路５０はｐチャネルのＭＯＳＦＥＴであるＱＰ１とｎチャネルのＭＯＳＦＥＴであるＱＮ１を直列接続（互いのドレイン同士が接続）したインバータ回路５１で構成される。ゲート駆動回路５０の電源の高電位側端子ＶｃｃはＱＰ１のソースに接続し、電源の低電位側端子ＧＮＤはＱＮ１のソースに接続する。
【０００４】
インバータ回路５１の入力端子Ｖｉｎは、ＱＰ１およびＱＮ１のそれぞれのゲートに接続する。ＱＰ１とＱＮ１の接続点にゲート抵抗Ｒ１の一端が接続し、他端は出力端子Ｖｏｕｔに接続する。ダイオードＤ１のアノードがＧＮＤに接続し、カソードがＶｏｕｔに接続する。このダイオードＤ１はＶｏｕｔに過電圧が印加されないようにするための保護ダイオードである。また、電圧Ｖｄ１はＱＰ１とＱＮ１の接続点とＧＮＤの間の電圧であり、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい。
【０００５】
図９は、パワーＭＯＳとしてパワーＭＯＳＦＥＴが用いられた主回路の図である。ここでは、電気自動車などに用いられる主回路６０について説明する。この主回路６０の電源と前記のゲート駆動回路５０の電源は別であり、主回路６０の電源の高電位側端子Ｖｃｃｏの電圧の方がゲート駆動回路５０の電源の高電位側端子Ｖｃｃの電圧より高い。電気自動車の場合は負荷は電気モータであり、その等価回路は抵抗Ｒ２とインダクタＬ１が直列接続された回路となる。また、パワーＭＯＳＦＥＴはｎチャネル型であり、ここではＱＮ４で示す。また、ＱＮ４のＣｇｄはゲート・ドレイン容量、Ｃｇｓはゲート・ソース容量およびＣｄｓはドレイン・ソース容量である。また、Ｖｄ３はＬ１とＱＮ４の接続点とＧＮＤの間の電圧であり、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４に等しい。
【０００６】
つぎに、主回路６０の構成を説明する。主回路６０の電源の高電位側端子Ｖｃｃｏに抵抗Ｒ２が接続し、インダクタＬ１にＱＮ４のドレインが接続し、ＱＮ４のソースは電源の低電位側端子ＧＮＤに接続する。ＱＮ４のゲートはゲート端子Ｖｇに接続する。ＱＮ４のゲートとドレインの間にはゲート・ドレイン容量Ｃｇｄが接続し、ゲートとソースの間にはゲート・ソース容量Ｃｇｓが接続し、ドレインとソースの間にはドレイン・ソース容量Ｃｄｓが接続している。ＱＮ４のゲート容量ＣｇはＣｇｓ＋Ｃｇｄである。
【０００７】
図１０は、図８のＶｏｕｔに図９のＶｇを接続した場合のシミュレーションに用いた回路図である。ゲート駆動回路５０のインバータ回路５１を構成するＱＮ１をオンさせ、ＱＰ１をオフさせることで、主回路６０のＱＮ４をターンオフさせる。
【０００８】
図１１は、図１０において、ＱＮ１がオンしたときのＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１、ＱＮ１を流れる電流Ｉｄ１、Ｖｉｎ電圧、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４に等しい電圧Ｖｄ３の各波形を示す図である。尚、電圧Ｖｄ１、電圧Ｖｄ３はＧＮＤ電位を基準にしたときの電圧である。
【０００９】
図１２は、図１０において、ＱＮ１がオンしたときの電圧Ｖｄ１、ＱＮ１を流れるドレイン電流Ｉｄの波形を示す図である。
図１０のＶｉｎにＨＩ電位の信号を入力すると、ゲート駆動回路５０を構成するＱＮ１がオン状態となり、ＶｏｕｔはＬＯ電位となる。これによりＶｏｕｔにゲートが接続しているＱＮ４はターンオフする。
【００１０】
ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１はＶｃｃ電圧から徐々に低下する。これはＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｓｄ）に蓄積された電荷が、ＱＮ１のドレイン電流Ｉｄ１となってＧＮＤへ放電されるためである。ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１がＡ部で示すように高い状態で大きなＩｄ１が流れるため、ＱＮ１にはホットキャリアが発生し、ＱＮ１は素子特性劣化を引き起こす。素子特性劣化としてはゲートしきい値電圧の変動、ドレイン電流の低下などである。
【００１１】
図９で示すように、負荷がモータ（図９ではＬ１で示す）の場合には、モータの誘導起電力によりＱＮ４のドレイン・ソース間にサージ電圧Ｖｓが印加され、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４が跳ね上がる。
【００１２】
このサージ電圧Ｖｓは、Ｌ１のインダクタンスＬとＱＮ４のターンオフ時の電流減少率ｄｉ／ｄｔの積で表される。つまり、Ｖｓ＝Ｌ×ｄｉ／ｄｔとなる。ＧＮＤを基準とした電圧Ｖｄ３（＝ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４）はＶｃｃｏ電圧にＶｓが重畳された電圧になる。
【００１３】
ＱＮ４のゲートとドレインはＱＮ４のＣｇｄを介して繋がっているため、このサージ電圧ＶｓがＱＮ４のゲートに影響を与えてＱＮ４のＶｇ電位を持ち上げる。
しかし、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４（＝Ｖｄ３）の影響でＶｄ１が持ち上げられる箇所は図１２のＢに示すようにＶｄ１が低下する途中であり、しかも持ち上げられる程度はシミュレーションでは小さい。
【００１４】
しかし、Ｌ１のインダクタンスＬが大くなると、点線Ｃで示すようにＶｄ１の立下りがフラットとなり、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）は高い状態に維持される。そのため、ＱＮ１で発生するホットキャリア量はＬ１のインダクタンスＬが大きくなると増大する。
【００１５】
このように、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）が高い状態でＱＮ１にＩｄ１が流れるため、ＱＮ１にはホットキャリアが発生し、素子特性劣化を起こす要因になる。このホットキャリア量はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１が高いほど多くなり、電流（Ｉｄ１）に比例し電圧（Ｖｄ１）の６乗に比例する。
【００１６】
そのため、ＱＮ４のターンオフ時にはＱＮ１に多くのホットキャリアが発生し、素子を劣化させる。
また、図８のＱＰ１がオンしてＱＮ４がターンオンするときに、ＱＰ１にホットキャリアが発生し前記と同様に素子を劣化させる。
【００１７】
尚、ホットキャリアとは、高電界によりエネルギーを得たキャリア（電子と正孔）のことで、このホットキャリアがＭＯＳデバイスのゲート絶縁膜などに入り込むことでＭＯＳデバイスのゲートしきい値電圧を変動させたり、ドレイン電流を減少させるなど素子特性劣化を引き起こす要因になる。
【００１８】
つぎに、ターンオフ時のサージ電圧Ｖｓを下げる方法について説明する。
例えば、特許文献１には、サージ電圧Ｖｓの発生時にパワーＭＯＳのゲート電圧を積極的に上げ、サージ電流をパワーＭＯＳに流すことでサージ電圧Ｖｓを抑制する方法が記載されている。
【００１９】
また、非特許文献１には、Ｎｏｒｍａｌｌｙ−Ｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ Ｉｎｓｅｒｔｉｏｎ（ＮＯＥＭＩ）と呼ばれる技術を用いた回路（ＮＯＥＭＩ回路）が記載されている。この回路は常にオン状態にあるＮＯＥＭ（Ｎｏｒｍａｌｌｙ−Ｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ）であるＭＯＳＦＥＴを設置し、これに直列接続するＭＯＳＦＥＴで発生するホットキャリア量を抑制する回路である。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平７−９９４２９号公報
【非特許文献】
【００２１】
【非特許文献１】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、ｖｏｌ．ＳＣ−２１．Ｆｅｂ．１９８６，ｐｐ１８７−１９２
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、特許文献１の方法では、パワーＭＯＳの保護には有効であるが、ゲート駆動回路５０を構成するＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）が上昇するため、ＱＮ１に発生するホットキャリアを防止することはできない。
【００２３】
また、非特許文献１には、ＳＲＡＭやＤＲＡＭなどの集積回路にＮＯＥＭＩ回路を用いてホットキャリアの発生を抑制することは記載されているが、パワーＭＯＳを駆動するゲート駆動回路にＮＯＥＭＩ回路を用いて、ゲート駆動回路を構成するＭＯＳＦＥＴで発生するホットキャリア量を抑制することについては記載されていない。
【００２４】
この発明の目的は、前記の課題を解決して、ＭＯＳＦＥＴで発生するホットキャリア量を抑制して高信頼性のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００２５】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路において、前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第１同型ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴとからなり、前記ゲートディスチャージ用の回路が、第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第２同型ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴとからなり、前記第２ｐチャネルＭＯＳＦＥＴのドレインに前記第２ｎチャネルＭＯＳＦＥＴのドレインが直列接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子し接続し、前記第２ｐチャネルＭＯＳＦＥＴのゲートが前記電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートが前記電源の高電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが互いに接続し、該接続点が入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第２ｎチャネルＭＯＳＦＥＴのドレインとが接続する接続点に出力端子が接続する構成とする。
【００２６】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が同じであるとよい。
【００２７】
また、特許請求の範囲の請求項３記載の発明によれば、絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路において、前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインに直列接続するゲートチャージアップ用の回路の一部を構成する第１混成ＮＯＥＭＩ回路とを有し、前記ゲートディスチャージ用の回路が第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインに直列接続するゲートディスチャージ用の回路の一部を構成する第２混成ＮＯＥＭＩ回路とを有し、前記第１混成ＮＯＥＭＩ回路が互いに並列接続する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴからなり、前記第２混成ＮＯＥＭＩ回路が互いに並列接続する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴからなり、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび第３ｐチャネルＭＯＳＦＥＴのゲートがそれぞれ電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートおよび第３ｎチャネルＭＯＳＦＥＴのゲートがそれぞれ前記電源の高電位側端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのソースが前記第１ｐチャネルＭＯＳＦＥＴのドレインに接続し、前記第３ｎチャネルＭＯＳＦＥＴのソースが前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが前記電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが入力信号が入力される入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第３ｎチャネルＭＯＳＦＥＴのドレインの接続点が抵抗を介して前記絶縁ゲート型スイッチング素子のゲートに接続する出力端子に接続する構成とする。
【００２８】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項３に記載の発明において、前記第１混成ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｐチャネルＭＯＳＦＥＴのチャネル幅の半分であり、前記第２混成ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｎチャネルＭＯＳＦＥＴのチャネル幅の半分であるとよい。
【００２９】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１または３に記載の発明において、前記ゲートチャージアップ用の回路と前記ゲートディスチャージ用の回路でインバータ回路を構成するとよい。
【００３０】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１または３に記載の発明において、前記絶縁ゲート型スイッチング素子が、ＩＧＢＴもしくはパワーＭＯＳＦＥＴであるとよい。
【発明の効果】
【００３１】
この発明によれば、ＮＯＥＭＩ回路を有するゲート駆動回路において、ゲートチャージアップ用の回路を構成するｐチャネルＭＯＳＦＥＴ（ＱＰ１）とゲートディスチャージ用の回路を構成するｎチャネルＭＯＳＦＥＴ（ＱＮ１）に同型ＮＯＥＭＩ回路を直列接続することで、ＱＰ１，ＱＮ１および同型ＮＯＥＭＩ回路で発生するホットキャリア量を抑制することができる。
【００３２】
また、同型ＮＯＥＭＩ回路を混成ＮＯＥＭＩ回路に代えることで、ＮＯＥＭＩ回路で発生するホットキャリアを一層抑制することができる。
ホットキャリアの発生を抑制することで、ホットキャリアによる素子特性劣化を防止できて高信頼性のゲート駆動回路を製作することができる。
【図面の簡単な説明】
【００３３】
【図１】この発明の第１実施例のゲート駆動回路を示す要部回路図である。
【図２】ＱＮ１がオンしたときのＱＮ１のドレイン電圧Ｖｄ１、ＱＮ２のドレイン電圧Ｖｄ２、ＱＮ４のドレイン電圧Ｖｄ３、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧、Ｖｏｕｔ電圧の各波形を示す図である。
【図３】ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）、ＱＮ１の電流Ｉｄ１の波形を示す図である。
【図４】図１のＶｏｕｔを図９のＱＮ４のＶｇに接続した回路図である。
【図５】この発明の第２実施例のゲート駆動回路を示す要部回路図である。
【図６】図６は、Ｖｉｎ電圧、ＱＮ１のドレインの電圧Ｖｄ１、ＱＮ２のドレイン電圧Ｖｄ２、ＱＮ４のドレイン電圧Ｖｄ３の各波形を示す図である。
【図７】図７は、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）、ＱＮ１の電流Ｉｄ１の波形を示す図である。
【図８】パワーＭＯＳを駆動する従来のゲート駆動回路の回路図である。
【図９】パワーＭＯＳとしてパワーＭＯＳＦＥＴが用いられた主回路の図である。
【図１０】図８のＶｏｕｔに図９のＶｇを接続した場合のシミュレーションに用いた回路図である。
【図１１】ＱＮ１がオンしたときのＱＮ１のドレイン電圧Ｖｄ１、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧、ＱＮ４のドレイン電圧Ｖｄ３の各波形を示す図である。
【図１２】ＱＮ１がオンしたときのＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）、ＱＮ１のドレイン電流Ｉｄの波形を示す図である。
【発明を実施するための形態】
【００３４】
実施の形態を以下の実施例で説明する。尚、従来の構成と同一部位には同一符号を付した。
【実施例１】
【００３５】
図１は、この発明の第１実施例のゲート駆動回路を示す要部回路図である。このゲート駆動回路１０は同型ＮＯＥＭＩ回路１４，１５を有するインバータ回路１１で構成される。同型ＮＯＥＭＩ回路１４，１５とは、インバータ回路１１の主要素子であるＭＯＳＦＥＴ（ＱＰ１またはＱＮ１）と、このＭＯＳＦＥＴに直列接続するＮＯＥＭ（ＱＰ２またはＱＮ２）とが同一の導電型であるＮＯＥＭＩ回路のことをいう。
【００３６】
ゲート駆動回路１０はインバータ回路１１で構成され、高電位側のゲートチャージアップ用の回路１２（ターンオン回路）と低電位側のゲートディスチャージ用の回路１３（ターンオフ回路）とで構成されている。
【００３７】
ゲートチャージアップ用の回路１２はｐチャネルのＭＯＳＦＥＴであるＱＰ１、ＱＰ２で構成されている。このＱＰ２は常にオン状態にあるゲートチャージアップ用の第１同型ＮＯＥＭＩ回路１４である。
【００３８】
ゲートディスチャージ用の回路１３はｎチャネルのＭＯＳＦＥＴであるＱＮ１、ＱＮ２で構成されている。このＱＮ２は常にオン状態にあるゲートディスチャージ用の第２同型ＮＯＥＭＩ回路１５である。
【００３９】
また、ＱＰ１とＱＮ１のゲートは互いに接続し、その接続点ａは入力端子Ｖｉｎに接続する。ＱＰ１のソースは電源の高電位端子Ｖｃｃに接続し、ＱＮ１のソースは電源の低電位端子ＧＮＤに接続する。ＱＰ２とＱＮ２のそれぞれのドレインは互い接続し、その接続点ｂは出力端子Ｖｏｕｔに接続する。第１同型ＮＯＩＭＩ回路１４を構成するＱＰ２のゲートはＧＮＤに接続し、第２同型ＮＯＥＭＩ回路１５を構成するＱＮ２のゲートはＶｃｃに接続する。
【００４０】
尚、図中のＶｄｓ１はＱＮ１のドレイン・ソース間電圧、Ｖｄｓ２はＱＮ２のドレイン・ソース間電圧である。Ｖｄ１はＱＮ１とＱＮ２の接続点とＧＮＤの間の電圧であり、Ｖｄｓ１に等しい。Ｖｄ２はＱＰ２とＱＮ２の接続点ｂとＧＮＤの間の電圧であり、Ｖｄｓ１＋Ｖｄｓ２に等しい。
【００４１】
図２は、ＱＮ１がオンしたときの電圧Ｖｄ１（＝Ｖｄｓ１）、電圧Ｖ２（＝Ｖｄｓ１＋Ｖｄｓ２）、電圧Ｖｄ３（＝Ｖｄｓ４）、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧の各波形を示す図である。時間Ｔ１でＶｉｎの入力信号ががＬＯ電位からＨＩ電位に切り替わる。Ｖｄ１，Ｖｄ２，Ｖｄ３はＧＮＤ電位を基準にした電圧である。
【００４２】
図３は、電圧Ｖｄ２−電圧Ｖｄ１（＝Ｖｄｓ２）、ＱＮ１の電流Ｉｄ１の波形を示す図である。この場合も時間Ｔ１でＶｉｎの入力信号がＬＯ電位からＨＩ電位に切り替わる。
図４は、図１のＶｏｕｔを図９のＱＮ４のＶｇに接続した回路図である。この回路で図２および図３に示す各部の波形をシミュレーションした。シミュレーションに用いた各素子のサイズについて説明する。ＱＮ１、ＱＮ２、ＱＰ１、ＱＰ２のチャネル幅Ｗとチャネル長Ｔはいずれも、例えば、Ｗ／Ｔ＝１０００μｍ／１μｍとした。また、しきい値電圧Ｖｔｈは、例えば、ＱＮ１、ＱＮ２は２Ｖ、ＱＰ１，ＱＰ２は１Ｖとした。
【００４３】
図３で示すように、ＱＮ１がターンオンしたとき（Ｔ１の、ＱＮ１のドレイン・ソース間間電圧Ｖｄｓ１（＝Ｖｄ１）は小さな値となり、ＱＮ１でのホットキャリア量は抑制される。ホットキャリア量が小さくなるため、ＱＮ１の素子特性劣化が防止される。
【００４４】
また、図４のＱＮ２のゲート・ソース間電圧Ｖｇｓ２（＝Ｖｃｃ−Ｖｄ１）はＱＮ１のゲート・ソース間電圧Ｖｇｓ１（＝Ｖｉｎ＝Ｖｃｃ）に比べて低いため、ＱＮ２のインピーダンスがＱＮ１のインピーダンスより大きくなる。そのため、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）より高くなる。その高くなる程度が小さい間は、ＱＮ２にホットキャリアの発生は抑制され、ＱＮ２の素子特性劣化が防止される。その結果、高い信頼性のゲート駆動回路１０を製作することができる。
【００４５】
しかし、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２が大きくなると、ＱＮ２にホットキャリアが発生してＱＮ２が素子特性劣化を起こしてゲート駆動回路１０の信頼性を低下させる。それを防止する方策をつぎの実施例で説明する。
【実施例２】
【００４６】
図５は、この発明の第２実施例のゲート駆動回路を示す要部回路図である。このゲート駆動回路２０は混成ＮＯＥＭＩ回路２４，２５を有するインバータ回路２１で構成される。混成ＮＯＥＭＩ回路２４，２５とは、インバータ回路２１の主要素子であるＭＯＳＦＥＴ（ＱＰ１またはＱＮ１）に直列接続する導電型が異なるＮＯＥＭ（ｎチャネルＭＯＳＦＥＴ（ＱＮ２またはＱＮ３）とｐチャネルＭＯＳＦＥＴ（ＱＰ３またはＱＰ２））が並列接続されたＮＯＥＭＩ回路のことをいう。
【００４７】
ゲート駆動回路２０はインバータ回路２１で構成され、高電位側のゲートチャージアップ用の回路２２（ターンオン回路）と低電位側のゲートディスチャージ用の回路２３（ターンオフ回路）とで構成されている。
【００４８】
ゲートチャージアップ用の回路２２はｐチャネルのＭＯＳＦＥＴであるＱＰ１、ＱＰ２と、ｎチャネルのＭＯＳＦＥＴであるＱＮ３で構成されている。このＱＮ３とＱＰ２は常にオン状態にあるゲートチャージアップ用の第１混成ＮＯＥＭＩ回路２４を構成する。
【００４９】
ゲートディスチャージ用の回路２３はｎチャネルのＭＯＳＦＥＴであるＱＮ１、ＱＮ２と、ｐチャネルのＭＯＳＦＥＴであるＱＰ３で構成されている。このＱＮ２とＱＰ３は常にオン状態にあるゲートディスチャージ用の第２混成ＮＯＥＭＩ回路２５を構成する。
【００５０】
また、混成ＮＯＥＭＩ回路は第１混成ＮＯＥＭＩ回路２４と第２混成ＮＯＥＭＩ回路２５で構成される。
また、ゲートチャージアップ回路２２のＱＰ１とゲートディスチャージ用の回路２３のＱＮ１はＶｉｎの電位に応じて交互にオン状態またはオフ状態となる。
【００５１】
また、図５のＱＮ３とＱＰ２を合せた占有面積は図１のＱＰ２と同じであり、図５のＱＮ２とＱＰ３を合せた占有面積は図１のＱＮ２と同じである。
つまり、図５の第１混成ＭＯＥＭＩ回路２４の面積または第２混成ＭＯＥＭＩ回路２５の面積と、図１の第１同型ＭＯＥＭＩ回路１４のＱＰ２の面積または第２同型ＭＯＥＭＩ回路のＱＮ２の面積１５とは同じである。
【００５２】
以下に図５のゲート駆動回路２０の動作について説明する。
ＶｉｎにＬＯ電位の信号が入力されているとき、ＱＰ１はオン状態、ＱＮ１はオフ状態にある。この時、ＶｏｕｔはＨＩ電位にあり、チャージアップ電流がＱＰ１、ＱＮ３，ＱＰ２を流れ、Ｖｏｕｔに接続されたＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｇｄ）を充電する。そうするとＱＮ４がオン状態となる。
【００５３】
Ｖｉｎに入力されている信号がＬＯ電位からＨＩ電位に切り替わると、ＱＰ１はオフ状態、ＱＮ１はオン状態になる。すると、ＶｏｕｔはＬＯ電位に切り替わり、ディスチャージ電流がＱＮ２，ＱＰ３，ＱＮ１を流れ、Ｖｏｕｔに接続されたＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｇｄ）の電荷を放電する。
【００５４】
前述のように、図１の第２同型ＮＯＥＭＩ回路１５では、入力信号をＬＯ電位からＨＩ電位に切り替える際、ＱＮ１ゲート・ソース間電圧Ｖｇｓ１よりＱＮ２のゲート・ソース間電圧Ｖｇｓ２が低くくなり、このためにＮＯＥＭであるＱＮ２のドレイン・ソース間電圧Ｖｄｓ２は高くなり、ホットキャリアが発生しやすくなるという問題があった。このときのＱＮ２のドレイン・ソース間電圧Ｖｄｓ２はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１より高くなる。
【００５５】
これに対して、図５の第２混成ＮＯＥＭ回路２５では、Ｖｉｎの入力信号をＬＯ電位からＨＩ電位に切り替える際には、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３はＶｃｃであり、ＱＮ１のゲート・ソース間電圧Ｖｇｓ１はＨＩ電位（＝Ｖｃｃ）となり、両者で同じ電圧となるため、ＱＮ１とＮＯＥＭであるＱＮ２に印加されるドレイン・ソース間電圧Ｖｄｓ１，Ｖｄｓ２は均等化される。その結果、図５のＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝ＱＰ３のソース・ドレイン電圧）は、図１のＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＞図１のＱＮ１のドレイン・ソース間電圧Ｖｄｓ１）より低くなり、図５のＱＮ２およびＱＰ３に発生するホットキャリア量を抑制できる。この効果は、ＱＰ３の電流駆動能力が高くなるほどＶｄｓ２が低くなるので顕著になる。
【００５６】
また、ＱＮ２はＶｏｕｔの電位が下がった際にＱＰ３の電流駆動能力の低下を補う働きをする。ＱＮ２がない場合、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３が低くなり、ゲートしきい値電圧Ｖｔｈ以下となると、Ｖｏｕｔの電位はＧＮＤ電位まで下がらなくなる。ＱＮ２のゲート・ソース間電圧Ｖｇｓ２はＶｏｕｔの電位が下がるほど増加し、ＱＰ３を補うようにその電流駆動能力が増加する。これにより、ＶｏｕｔをＧＮＤ電位にまで下げることができる。
【００５７】
図６は、図５のＶｉｎ電圧、電圧Ｖｄ１（＝Ｖｄｓ１）、電圧Ｖｄ２（Ｖｄｓ１＋Ｖｄｓ２）、電圧Ｖｄ３（Ｖｄｓ４）、Ｉｄ１の各波形を示す図である。
図７は、図５のＶｄｓ１（Ｖｄｓ１）、Ｖｄ２−Ｖｄ１（Ｖｄｓ２），Ｉｄ１の各波形を示す図である。
【００５８】
図６および図７は、図５の回路で図９の回路を駆動したときの電圧、電流のシミュレーション波形である。
各素子のサイズは、Ｗをチャネル幅、Ｔをチャネル長さとし、例えば、ＱＮ１、ＱＰ１はＷ／Ｔ＝１０００μｍ／１μｍ、ＱＮ２、ＱＮ３、ＱＰ２、ＱＰ３はＷ／Ｔ＝５００μｍ／１μｍである。全体の混成ＮＯＥＭの合計面積（ＱＮ２，ＱＰ３，ＱＮ３，ＱＰ２を合計した面積）は図１の同型ＮＯＥＭＩ回路１４、１５の合計面積（ＱＮ２、ＱＰ２の合計の面積）と同一になるようにした。
【００５９】
しきい値電圧はＱＮ１、ＱＮ２、ＱＮ３は２Ｖであり、ＱＰ１、ＱＰ２、ＱＰ３は１Ｖである。また、Ｖｉｎの入力信号は、図２のシミュレーションと同様であり、時間Ｔ１まではＬＯ電位、Ｔ１以降はＨＩ電位とした。
【００６０】
図６のシミュレーション波形は図２のシミュレーション波形と同様に、時間Ｔ１でＱＮ１とＱＮ２がオフ状態からオン状態に切り替わる時点で、図６において、電圧Ｖｄ１（＝Ｖｄｓ１）とＶｄ２（Ｖｄｓ１＋Ｖｄｓ２）は共に低下する。
【００６１】
図７において、ターンオン直後のＶｄ２−Ｖｄ１（＝ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２）の立下りはＶｄ１（＝ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１）の立下りより緩くなる。また、図３のＶｄ２−Ｖｄ１と比べて図７のＶｄ２−Ｖｄ１は電圧値が低くなる。また、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３とＱＮ１のゲート・ソース間電圧Ｖｇｓ１がほぼ等しく（＝Ｖｃｃ）、またＶｏｕｔ電圧をＱＮ１と第２混成ＮＯＥＭＩ回路２５で分圧するため、切り替えた後のＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）の立下りは図３の場合(フラットな波形)に比べると図７の場合の方が大きくなる。
【００６２】
その結果、図７に示すように、Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）はＶｄｓ１（＝Ｖｄ１）より大きくなる。しかし、その大きさは図３で示すＶｄｓ２（＝Ｖｄ２−Ｖｄ１）よりも小さい。そのため、図５の第２混成ＮＯＥＭＩ回路２５のＱＮ２およびＱＰ３で発生するホットキャリア量は図１の第２同型ＮＯＥＭＩ回路１５のＱＮ２で発生するホットキャリア量より小さくできる。その結果、ＱＮ２の素子特性劣化が防止されて高信頼性のゲート駆動回路２０を製作することができる。
【００６３】
尚、実施例１および実施例２ではゲートディスチャージ用の回路２３を中心に説明したが、ゲートチャージアップ用の回路２２でも同様の効果がある。つぎに、そのことを簡単に説明する。
【００６４】
ゲートチャージアップ用の回路２２の場合はＱＮ４がターンオンするときにＬ１のインダクタンスＬによりＶｄ３が低下する。その影響でＱＰ１および第１同型ＮＯＥＭＩ回路１２または第１混成ＮＯＥＭＩ回路２２に印加される電圧は大きくなる。しかし、その電圧の多くを第１同型ＮＯＥＭＩ回路１２で負担するため、ＱＰ１のドレイン・ソース間電圧Ｖｄｓｐ１が小さくなりホットキャリアの発生は抑制されると推測される。また、第１同型ＮＯＥＭＩ回路１２で負担する電圧が大きくなると、第１同型ＮＯＥＭＩ回路１２のＱＰ２でホットキャリアが発生するようになる。
【００６５】
しかし、第１混成ＮＯＥＭＩ回路２２に代えることで、負担する電圧を小さくできるので、第１混成ＮＯＥＭＩ回路２２のＱＰ２およびＱＮ３で発生するホットキャリア量を第１同型ＮＯＥＭＩ回路１２のＱＰ２より小さくできる。
【００６６】
また、実施例１および実施例２では、パワーＭＯＳとしてパワーＭＯＳＦＥＴを用いた場合で説明したが、ＩＧＢＴの場合も同様である。
【符号の説明】
【００６７】
１０、２０、５０ ゲート駆動回路
１１、２１、５１ インバータ回路
１２、２２ ゲートチャージアップ用の回路
１３、２３ ゲートディスチャージ用の回路
１４ 第１同型ＮＯＥＭＩ回路
１５ 第２同型ＮＯＥＭＩ回路
２４ 第１混成ＮＯＥＭＩ回路
２５ 第２混成ＮＯＥＭＩ回路
６０ 主回路
ＱＰ１，ＱＰ２，ＱＰ３ ｐチャネルＭＯＳＦＥＴ
ＱＮ１，ＱＮ２，ＱＮ３ ｎチャネルＭＯＳＦＥＴ
ＱＮ４ パワーＭＯＳＦＥＴ（ｎチャネル型）
Ｖｃｃ、Ｖｃｃｏ 電源の高電位側端子
ＧＮＤ 電源の低電位側端子
Ｖｏｕｔ 出力端子
Ｖｉｎ 入力端子
Ｖｇ ゲート端子
Ｒ１ ゲート抵抗
Ｒ２ 抵抗
Ｌ１ インダクタ
ａ，ｂ 接続点
【技術分野】
【０００１】
この発明は、絶縁ゲート型スイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（パワーＭＯＳ型電界効果トランジスタ）などの絶縁ゲート型スイッチング素子（以下、パワーＭＯＳと称す）は、電力変換装置に多用されており、近年、ハイブリッド自動車や電気自動車などへの適用が注目されている。
【０００３】
図８は、パワーＭＯＳを駆動する従来のゲート駆動回路の回路図である。このゲート駆動回路５０はｐチャネルのＭＯＳＦＥＴであるＱＰ１とｎチャネルのＭＯＳＦＥＴであるＱＮ１を直列接続（互いのドレイン同士が接続）したインバータ回路５１で構成される。ゲート駆動回路５０の電源の高電位側端子ＶｃｃはＱＰ１のソースに接続し、電源の低電位側端子ＧＮＤはＱＮ１のソースに接続する。
【０００４】
インバータ回路５１の入力端子Ｖｉｎは、ＱＰ１およびＱＮ１のそれぞれのゲートに接続する。ＱＰ１とＱＮ１の接続点にゲート抵抗Ｒ１の一端が接続し、他端は出力端子Ｖｏｕｔに接続する。ダイオードＤ１のアノードがＧＮＤに接続し、カソードがＶｏｕｔに接続する。このダイオードＤ１はＶｏｕｔに過電圧が印加されないようにするための保護ダイオードである。また、電圧Ｖｄ１はＱＰ１とＱＮ１の接続点とＧＮＤの間の電圧であり、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい。
【０００５】
図９は、パワーＭＯＳとしてパワーＭＯＳＦＥＴが用いられた主回路の図である。ここでは、電気自動車などに用いられる主回路６０について説明する。この主回路６０の電源と前記のゲート駆動回路５０の電源は別であり、主回路６０の電源の高電位側端子Ｖｃｃｏの電圧の方がゲート駆動回路５０の電源の高電位側端子Ｖｃｃの電圧より高い。電気自動車の場合は負荷は電気モータであり、その等価回路は抵抗Ｒ２とインダクタＬ１が直列接続された回路となる。また、パワーＭＯＳＦＥＴはｎチャネル型であり、ここではＱＮ４で示す。また、ＱＮ４のＣｇｄはゲート・ドレイン容量、Ｃｇｓはゲート・ソース容量およびＣｄｓはドレイン・ソース容量である。また、Ｖｄ３はＬ１とＱＮ４の接続点とＧＮＤの間の電圧であり、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４に等しい。
【０００６】
つぎに、主回路６０の構成を説明する。主回路６０の電源の高電位側端子Ｖｃｃｏに抵抗Ｒ２が接続し、インダクタＬ１にＱＮ４のドレインが接続し、ＱＮ４のソースは電源の低電位側端子ＧＮＤに接続する。ＱＮ４のゲートはゲート端子Ｖｇに接続する。ＱＮ４のゲートとドレインの間にはゲート・ドレイン容量Ｃｇｄが接続し、ゲートとソースの間にはゲート・ソース容量Ｃｇｓが接続し、ドレインとソースの間にはドレイン・ソース容量Ｃｄｓが接続している。ＱＮ４のゲート容量ＣｇはＣｇｓ＋Ｃｇｄである。
【０００７】
図１０は、図８のＶｏｕｔに図９のＶｇを接続した場合のシミュレーションに用いた回路図である。ゲート駆動回路５０のインバータ回路５１を構成するＱＮ１をオンさせ、ＱＰ１をオフさせることで、主回路６０のＱＮ４をターンオフさせる。
【０００８】
図１１は、図１０において、ＱＮ１がオンしたときのＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１、ＱＮ１を流れる電流Ｉｄ１、Ｖｉｎ電圧、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４に等しい電圧Ｖｄ３の各波形を示す図である。尚、電圧Ｖｄ１、電圧Ｖｄ３はＧＮＤ電位を基準にしたときの電圧である。
【０００９】
図１２は、図１０において、ＱＮ１がオンしたときの電圧Ｖｄ１、ＱＮ１を流れるドレイン電流Ｉｄの波形を示す図である。
図１０のＶｉｎにＨＩ電位の信号を入力すると、ゲート駆動回路５０を構成するＱＮ１がオン状態となり、ＶｏｕｔはＬＯ電位となる。これによりＶｏｕｔにゲートが接続しているＱＮ４はターンオフする。
【００１０】
ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１はＶｃｃ電圧から徐々に低下する。これはＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｓｄ）に蓄積された電荷が、ＱＮ１のドレイン電流Ｉｄ１となってＧＮＤへ放電されるためである。ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１に等しい電圧Ｖｄ１がＡ部で示すように高い状態で大きなＩｄ１が流れるため、ＱＮ１にはホットキャリアが発生し、ＱＮ１は素子特性劣化を引き起こす。素子特性劣化としてはゲートしきい値電圧の変動、ドレイン電流の低下などである。
【００１１】
図９で示すように、負荷がモータ（図９ではＬ１で示す）の場合には、モータの誘導起電力によりＱＮ４のドレイン・ソース間にサージ電圧Ｖｓが印加され、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４が跳ね上がる。
【００１２】
このサージ電圧Ｖｓは、Ｌ１のインダクタンスＬとＱＮ４のターンオフ時の電流減少率ｄｉ／ｄｔの積で表される。つまり、Ｖｓ＝Ｌ×ｄｉ／ｄｔとなる。ＧＮＤを基準とした電圧Ｖｄ３（＝ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４）はＶｃｃｏ電圧にＶｓが重畳された電圧になる。
【００１３】
ＱＮ４のゲートとドレインはＱＮ４のＣｇｄを介して繋がっているため、このサージ電圧ＶｓがＱＮ４のゲートに影響を与えてＱＮ４のＶｇ電位を持ち上げる。
しかし、ＱＮ４のドレイン・ソース間電圧Ｖｄｓ４（＝Ｖｄ３）の影響でＶｄ１が持ち上げられる箇所は図１２のＢに示すようにＶｄ１が低下する途中であり、しかも持ち上げられる程度はシミュレーションでは小さい。
【００１４】
しかし、Ｌ１のインダクタンスＬが大くなると、点線Ｃで示すようにＶｄ１の立下りがフラットとなり、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）は高い状態に維持される。そのため、ＱＮ１で発生するホットキャリア量はＬ１のインダクタンスＬが大きくなると増大する。
【００１５】
このように、ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）が高い状態でＱＮ１にＩｄ１が流れるため、ＱＮ１にはホットキャリアが発生し、素子特性劣化を起こす要因になる。このホットキャリア量はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１が高いほど多くなり、電流（Ｉｄ１）に比例し電圧（Ｖｄ１）の６乗に比例する。
【００１６】
そのため、ＱＮ４のターンオフ時にはＱＮ１に多くのホットキャリアが発生し、素子を劣化させる。
また、図８のＱＰ１がオンしてＱＮ４がターンオンするときに、ＱＰ１にホットキャリアが発生し前記と同様に素子を劣化させる。
【００１７】
尚、ホットキャリアとは、高電界によりエネルギーを得たキャリア（電子と正孔）のことで、このホットキャリアがＭＯＳデバイスのゲート絶縁膜などに入り込むことでＭＯＳデバイスのゲートしきい値電圧を変動させたり、ドレイン電流を減少させるなど素子特性劣化を引き起こす要因になる。
【００１８】
つぎに、ターンオフ時のサージ電圧Ｖｓを下げる方法について説明する。
例えば、特許文献１には、サージ電圧Ｖｓの発生時にパワーＭＯＳのゲート電圧を積極的に上げ、サージ電流をパワーＭＯＳに流すことでサージ電圧Ｖｓを抑制する方法が記載されている。
【００１９】
また、非特許文献１には、Ｎｏｒｍａｌｌｙ−Ｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ Ｉｎｓｅｒｔｉｏｎ（ＮＯＥＭＩ）と呼ばれる技術を用いた回路（ＮＯＥＭＩ回路）が記載されている。この回路は常にオン状態にあるＮＯＥＭ（Ｎｏｒｍａｌｌｙ−Ｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ）であるＭＯＳＦＥＴを設置し、これに直列接続するＭＯＳＦＥＴで発生するホットキャリア量を抑制する回路である。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平７−９９４２９号公報
【非特許文献】
【００２１】
【非特許文献１】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、ｖｏｌ．ＳＣ−２１．Ｆｅｂ．１９８６，ｐｐ１８７−１９２
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、特許文献１の方法では、パワーＭＯＳの保護には有効であるが、ゲート駆動回路５０を構成するＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）が上昇するため、ＱＮ１に発生するホットキャリアを防止することはできない。
【００２３】
また、非特許文献１には、ＳＲＡＭやＤＲＡＭなどの集積回路にＮＯＥＭＩ回路を用いてホットキャリアの発生を抑制することは記載されているが、パワーＭＯＳを駆動するゲート駆動回路にＮＯＥＭＩ回路を用いて、ゲート駆動回路を構成するＭＯＳＦＥＴで発生するホットキャリア量を抑制することについては記載されていない。
【００２４】
この発明の目的は、前記の課題を解決して、ＭＯＳＦＥＴで発生するホットキャリア量を抑制して高信頼性のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００２５】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路において、前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第１同型ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴとからなり、前記ゲートディスチャージ用の回路が、第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第２同型ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴとからなり、前記第２ｐチャネルＭＯＳＦＥＴのドレインに前記第２ｎチャネルＭＯＳＦＥＴのドレインが直列接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子し接続し、前記第２ｐチャネルＭＯＳＦＥＴのゲートが前記電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートが前記電源の高電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが互いに接続し、該接続点が入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第２ｎチャネルＭＯＳＦＥＴのドレインとが接続する接続点に出力端子が接続する構成とする。
【００２６】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が同じであるとよい。
【００２７】
また、特許請求の範囲の請求項３記載の発明によれば、絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路において、前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインに直列接続するゲートチャージアップ用の回路の一部を構成する第１混成ＮＯＥＭＩ回路とを有し、前記ゲートディスチャージ用の回路が第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインに直列接続するゲートディスチャージ用の回路の一部を構成する第２混成ＮＯＥＭＩ回路とを有し、前記第１混成ＮＯＥＭＩ回路が互いに並列接続する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴからなり、前記第２混成ＮＯＥＭＩ回路が互いに並列接続する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴからなり、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび第３ｐチャネルＭＯＳＦＥＴのゲートがそれぞれ電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートおよび第３ｎチャネルＭＯＳＦＥＴのゲートがそれぞれ前記電源の高電位側端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのソースが前記第１ｐチャネルＭＯＳＦＥＴのドレインに接続し、前記第３ｎチャネルＭＯＳＦＥＴのソースが前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが前記電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが入力信号が入力される入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第３ｎチャネルＭＯＳＦＥＴのドレインの接続点が抵抗を介して前記絶縁ゲート型スイッチング素子のゲートに接続する出力端子に接続する構成とする。
【００２８】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項３に記載の発明において、前記第１混成ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｐチャネルＭＯＳＦＥＴのチャネル幅の半分であり、前記第２混成ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｎチャネルＭＯＳＦＥＴのチャネル幅の半分であるとよい。
【００２９】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１または３に記載の発明において、前記ゲートチャージアップ用の回路と前記ゲートディスチャージ用の回路でインバータ回路を構成するとよい。
【００３０】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１または３に記載の発明において、前記絶縁ゲート型スイッチング素子が、ＩＧＢＴもしくはパワーＭＯＳＦＥＴであるとよい。
【発明の効果】
【００３１】
この発明によれば、ＮＯＥＭＩ回路を有するゲート駆動回路において、ゲートチャージアップ用の回路を構成するｐチャネルＭＯＳＦＥＴ（ＱＰ１）とゲートディスチャージ用の回路を構成するｎチャネルＭＯＳＦＥＴ（ＱＮ１）に同型ＮＯＥＭＩ回路を直列接続することで、ＱＰ１，ＱＮ１および同型ＮＯＥＭＩ回路で発生するホットキャリア量を抑制することができる。
【００３２】
また、同型ＮＯＥＭＩ回路を混成ＮＯＥＭＩ回路に代えることで、ＮＯＥＭＩ回路で発生するホットキャリアを一層抑制することができる。
ホットキャリアの発生を抑制することで、ホットキャリアによる素子特性劣化を防止できて高信頼性のゲート駆動回路を製作することができる。
【図面の簡単な説明】
【００３３】
【図１】この発明の第１実施例のゲート駆動回路を示す要部回路図である。
【図２】ＱＮ１がオンしたときのＱＮ１のドレイン電圧Ｖｄ１、ＱＮ２のドレイン電圧Ｖｄ２、ＱＮ４のドレイン電圧Ｖｄ３、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧、Ｖｏｕｔ電圧の各波形を示す図である。
【図３】ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）、ＱＮ１の電流Ｉｄ１の波形を示す図である。
【図４】図１のＶｏｕｔを図９のＱＮ４のＶｇに接続した回路図である。
【図５】この発明の第２実施例のゲート駆動回路を示す要部回路図である。
【図６】図６は、Ｖｉｎ電圧、ＱＮ１のドレインの電圧Ｖｄ１、ＱＮ２のドレイン電圧Ｖｄ２、ＱＮ４のドレイン電圧Ｖｄ３の各波形を示す図である。
【図７】図７は、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）、ＱＮ１の電流Ｉｄ１の波形を示す図である。
【図８】パワーＭＯＳを駆動する従来のゲート駆動回路の回路図である。
【図９】パワーＭＯＳとしてパワーＭＯＳＦＥＴが用いられた主回路の図である。
【図１０】図８のＶｏｕｔに図９のＶｇを接続した場合のシミュレーションに用いた回路図である。
【図１１】ＱＮ１がオンしたときのＱＮ１のドレイン電圧Ｖｄ１、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧、ＱＮ４のドレイン電圧Ｖｄ３の各波形を示す図である。
【図１２】ＱＮ１がオンしたときのＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）、ＱＮ１のドレイン電流Ｉｄの波形を示す図である。
【発明を実施するための形態】
【００３４】
実施の形態を以下の実施例で説明する。尚、従来の構成と同一部位には同一符号を付した。
【実施例１】
【００３５】
図１は、この発明の第１実施例のゲート駆動回路を示す要部回路図である。このゲート駆動回路１０は同型ＮＯＥＭＩ回路１４，１５を有するインバータ回路１１で構成される。同型ＮＯＥＭＩ回路１４，１５とは、インバータ回路１１の主要素子であるＭＯＳＦＥＴ（ＱＰ１またはＱＮ１）と、このＭＯＳＦＥＴに直列接続するＮＯＥＭ（ＱＰ２またはＱＮ２）とが同一の導電型であるＮＯＥＭＩ回路のことをいう。
【００３６】
ゲート駆動回路１０はインバータ回路１１で構成され、高電位側のゲートチャージアップ用の回路１２（ターンオン回路）と低電位側のゲートディスチャージ用の回路１３（ターンオフ回路）とで構成されている。
【００３７】
ゲートチャージアップ用の回路１２はｐチャネルのＭＯＳＦＥＴであるＱＰ１、ＱＰ２で構成されている。このＱＰ２は常にオン状態にあるゲートチャージアップ用の第１同型ＮＯＥＭＩ回路１４である。
【００３８】
ゲートディスチャージ用の回路１３はｎチャネルのＭＯＳＦＥＴであるＱＮ１、ＱＮ２で構成されている。このＱＮ２は常にオン状態にあるゲートディスチャージ用の第２同型ＮＯＥＭＩ回路１５である。
【００３９】
また、ＱＰ１とＱＮ１のゲートは互いに接続し、その接続点ａは入力端子Ｖｉｎに接続する。ＱＰ１のソースは電源の高電位端子Ｖｃｃに接続し、ＱＮ１のソースは電源の低電位端子ＧＮＤに接続する。ＱＰ２とＱＮ２のそれぞれのドレインは互い接続し、その接続点ｂは出力端子Ｖｏｕｔに接続する。第１同型ＮＯＩＭＩ回路１４を構成するＱＰ２のゲートはＧＮＤに接続し、第２同型ＮＯＥＭＩ回路１５を構成するＱＮ２のゲートはＶｃｃに接続する。
【００４０】
尚、図中のＶｄｓ１はＱＮ１のドレイン・ソース間電圧、Ｖｄｓ２はＱＮ２のドレイン・ソース間電圧である。Ｖｄ１はＱＮ１とＱＮ２の接続点とＧＮＤの間の電圧であり、Ｖｄｓ１に等しい。Ｖｄ２はＱＰ２とＱＮ２の接続点ｂとＧＮＤの間の電圧であり、Ｖｄｓ１＋Ｖｄｓ２に等しい。
【００４１】
図２は、ＱＮ１がオンしたときの電圧Ｖｄ１（＝Ｖｄｓ１）、電圧Ｖ２（＝Ｖｄｓ１＋Ｖｄｓ２）、電圧Ｖｄ３（＝Ｖｄｓ４）、ＱＮ１の電流Ｉｄ１、Ｖｉｎ電圧の各波形を示す図である。時間Ｔ１でＶｉｎの入力信号ががＬＯ電位からＨＩ電位に切り替わる。Ｖｄ１，Ｖｄ２，Ｖｄ３はＧＮＤ電位を基準にした電圧である。
【００４２】
図３は、電圧Ｖｄ２−電圧Ｖｄ１（＝Ｖｄｓ２）、ＱＮ１の電流Ｉｄ１の波形を示す図である。この場合も時間Ｔ１でＶｉｎの入力信号がＬＯ電位からＨＩ電位に切り替わる。
図４は、図１のＶｏｕｔを図９のＱＮ４のＶｇに接続した回路図である。この回路で図２および図３に示す各部の波形をシミュレーションした。シミュレーションに用いた各素子のサイズについて説明する。ＱＮ１、ＱＮ２、ＱＰ１、ＱＰ２のチャネル幅Ｗとチャネル長Ｔはいずれも、例えば、Ｗ／Ｔ＝１０００μｍ／１μｍとした。また、しきい値電圧Ｖｔｈは、例えば、ＱＮ１、ＱＮ２は２Ｖ、ＱＰ１，ＱＰ２は１Ｖとした。
【００４３】
図３で示すように、ＱＮ１がターンオンしたとき（Ｔ１の、ＱＮ１のドレイン・ソース間間電圧Ｖｄｓ１（＝Ｖｄ１）は小さな値となり、ＱＮ１でのホットキャリア量は抑制される。ホットキャリア量が小さくなるため、ＱＮ１の素子特性劣化が防止される。
【００４４】
また、図４のＱＮ２のゲート・ソース間電圧Ｖｇｓ２（＝Ｖｃｃ−Ｖｄ１）はＱＮ１のゲート・ソース間電圧Ｖｇｓ１（＝Ｖｉｎ＝Ｖｃｃ）に比べて低いため、ＱＮ２のインピーダンスがＱＮ１のインピーダンスより大きくなる。そのため、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）より高くなる。その高くなる程度が小さい間は、ＱＮ２にホットキャリアの発生は抑制され、ＱＮ２の素子特性劣化が防止される。その結果、高い信頼性のゲート駆動回路１０を製作することができる。
【００４５】
しかし、ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２が大きくなると、ＱＮ２にホットキャリアが発生してＱＮ２が素子特性劣化を起こしてゲート駆動回路１０の信頼性を低下させる。それを防止する方策をつぎの実施例で説明する。
【実施例２】
【００４６】
図５は、この発明の第２実施例のゲート駆動回路を示す要部回路図である。このゲート駆動回路２０は混成ＮＯＥＭＩ回路２４，２５を有するインバータ回路２１で構成される。混成ＮＯＥＭＩ回路２４，２５とは、インバータ回路２１の主要素子であるＭＯＳＦＥＴ（ＱＰ１またはＱＮ１）に直列接続する導電型が異なるＮＯＥＭ（ｎチャネルＭＯＳＦＥＴ（ＱＮ２またはＱＮ３）とｐチャネルＭＯＳＦＥＴ（ＱＰ３またはＱＰ２））が並列接続されたＮＯＥＭＩ回路のことをいう。
【００４７】
ゲート駆動回路２０はインバータ回路２１で構成され、高電位側のゲートチャージアップ用の回路２２（ターンオン回路）と低電位側のゲートディスチャージ用の回路２３（ターンオフ回路）とで構成されている。
【００４８】
ゲートチャージアップ用の回路２２はｐチャネルのＭＯＳＦＥＴであるＱＰ１、ＱＰ２と、ｎチャネルのＭＯＳＦＥＴであるＱＮ３で構成されている。このＱＮ３とＱＰ２は常にオン状態にあるゲートチャージアップ用の第１混成ＮＯＥＭＩ回路２４を構成する。
【００４９】
ゲートディスチャージ用の回路２３はｎチャネルのＭＯＳＦＥＴであるＱＮ１、ＱＮ２と、ｐチャネルのＭＯＳＦＥＴであるＱＰ３で構成されている。このＱＮ２とＱＰ３は常にオン状態にあるゲートディスチャージ用の第２混成ＮＯＥＭＩ回路２５を構成する。
【００５０】
また、混成ＮＯＥＭＩ回路は第１混成ＮＯＥＭＩ回路２４と第２混成ＮＯＥＭＩ回路２５で構成される。
また、ゲートチャージアップ回路２２のＱＰ１とゲートディスチャージ用の回路２３のＱＮ１はＶｉｎの電位に応じて交互にオン状態またはオフ状態となる。
【００５１】
また、図５のＱＮ３とＱＰ２を合せた占有面積は図１のＱＰ２と同じであり、図５のＱＮ２とＱＰ３を合せた占有面積は図１のＱＮ２と同じである。
つまり、図５の第１混成ＭＯＥＭＩ回路２４の面積または第２混成ＭＯＥＭＩ回路２５の面積と、図１の第１同型ＭＯＥＭＩ回路１４のＱＰ２の面積または第２同型ＭＯＥＭＩ回路のＱＮ２の面積１５とは同じである。
【００５２】
以下に図５のゲート駆動回路２０の動作について説明する。
ＶｉｎにＬＯ電位の信号が入力されているとき、ＱＰ１はオン状態、ＱＮ１はオフ状態にある。この時、ＶｏｕｔはＨＩ電位にあり、チャージアップ電流がＱＰ１、ＱＮ３，ＱＰ２を流れ、Ｖｏｕｔに接続されたＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｇｄ）を充電する。そうするとＱＮ４がオン状態となる。
【００５３】
Ｖｉｎに入力されている信号がＬＯ電位からＨＩ電位に切り替わると、ＱＰ１はオフ状態、ＱＮ１はオン状態になる。すると、ＶｏｕｔはＬＯ電位に切り替わり、ディスチャージ電流がＱＮ２，ＱＰ３，ＱＮ１を流れ、Ｖｏｕｔに接続されたＱＮ４のゲート容量Ｃｇ（＝Ｃｇｓ＋Ｃｇｄ）の電荷を放電する。
【００５４】
前述のように、図１の第２同型ＮＯＥＭＩ回路１５では、入力信号をＬＯ電位からＨＩ電位に切り替える際、ＱＮ１ゲート・ソース間電圧Ｖｇｓ１よりＱＮ２のゲート・ソース間電圧Ｖｇｓ２が低くくなり、このためにＮＯＥＭであるＱＮ２のドレイン・ソース間電圧Ｖｄｓ２は高くなり、ホットキャリアが発生しやすくなるという問題があった。このときのＱＮ２のドレイン・ソース間電圧Ｖｄｓ２はＱＮ１のドレイン・ソース間電圧Ｖｄｓ１より高くなる。
【００５５】
これに対して、図５の第２混成ＮＯＥＭ回路２５では、Ｖｉｎの入力信号をＬＯ電位からＨＩ電位に切り替える際には、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３はＶｃｃであり、ＱＮ１のゲート・ソース間電圧Ｖｇｓ１はＨＩ電位（＝Ｖｃｃ）となり、両者で同じ電圧となるため、ＱＮ１とＮＯＥＭであるＱＮ２に印加されるドレイン・ソース間電圧Ｖｄｓ１，Ｖｄｓ２は均等化される。その結果、図５のＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＝ＱＰ３のソース・ドレイン電圧）は、図１のＱＮ２のドレイン・ソース間電圧Ｖｄｓ２（＞図１のＱＮ１のドレイン・ソース間電圧Ｖｄｓ１）より低くなり、図５のＱＮ２およびＱＰ３に発生するホットキャリア量を抑制できる。この効果は、ＱＰ３の電流駆動能力が高くなるほどＶｄｓ２が低くなるので顕著になる。
【００５６】
また、ＱＮ２はＶｏｕｔの電位が下がった際にＱＰ３の電流駆動能力の低下を補う働きをする。ＱＮ２がない場合、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３が低くなり、ゲートしきい値電圧Ｖｔｈ以下となると、Ｖｏｕｔの電位はＧＮＤ電位まで下がらなくなる。ＱＮ２のゲート・ソース間電圧Ｖｇｓ２はＶｏｕｔの電位が下がるほど増加し、ＱＰ３を補うようにその電流駆動能力が増加する。これにより、ＶｏｕｔをＧＮＤ電位にまで下げることができる。
【００５７】
図６は、図５のＶｉｎ電圧、電圧Ｖｄ１（＝Ｖｄｓ１）、電圧Ｖｄ２（Ｖｄｓ１＋Ｖｄｓ２）、電圧Ｖｄ３（Ｖｄｓ４）、Ｉｄ１の各波形を示す図である。
図７は、図５のＶｄｓ１（Ｖｄｓ１）、Ｖｄ２−Ｖｄ１（Ｖｄｓ２），Ｉｄ１の各波形を示す図である。
【００５８】
図６および図７は、図５の回路で図９の回路を駆動したときの電圧、電流のシミュレーション波形である。
各素子のサイズは、Ｗをチャネル幅、Ｔをチャネル長さとし、例えば、ＱＮ１、ＱＰ１はＷ／Ｔ＝１０００μｍ／１μｍ、ＱＮ２、ＱＮ３、ＱＰ２、ＱＰ３はＷ／Ｔ＝５００μｍ／１μｍである。全体の混成ＮＯＥＭの合計面積（ＱＮ２，ＱＰ３，ＱＮ３，ＱＰ２を合計した面積）は図１の同型ＮＯＥＭＩ回路１４、１５の合計面積（ＱＮ２、ＱＰ２の合計の面積）と同一になるようにした。
【００５９】
しきい値電圧はＱＮ１、ＱＮ２、ＱＮ３は２Ｖであり、ＱＰ１、ＱＰ２、ＱＰ３は１Ｖである。また、Ｖｉｎの入力信号は、図２のシミュレーションと同様であり、時間Ｔ１まではＬＯ電位、Ｔ１以降はＨＩ電位とした。
【００６０】
図６のシミュレーション波形は図２のシミュレーション波形と同様に、時間Ｔ１でＱＮ１とＱＮ２がオフ状態からオン状態に切り替わる時点で、図６において、電圧Ｖｄ１（＝Ｖｄｓ１）とＶｄ２（Ｖｄｓ１＋Ｖｄｓ２）は共に低下する。
【００６１】
図７において、ターンオン直後のＶｄ２−Ｖｄ１（＝ＱＮ２のドレイン・ソース間電圧Ｖｄｓ２）の立下りはＶｄ１（＝ＱＮ１のドレイン・ソース間電圧Ｖｄｓ１）の立下りより緩くなる。また、図３のＶｄ２−Ｖｄ１と比べて図７のＶｄ２−Ｖｄ１は電圧値が低くなる。また、ＱＰ３のゲート・ソース間電圧Ｖｇｓ３とＱＮ１のゲート・ソース間電圧Ｖｇｓ１がほぼ等しく（＝Ｖｃｃ）、またＶｏｕｔ電圧をＱＮ１と第２混成ＮＯＥＭＩ回路２５で分圧するため、切り替えた後のＱＮ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄ１）の立下りは図３の場合(フラットな波形)に比べると図７の場合の方が大きくなる。
【００６２】
その結果、図７に示すように、Ｖｄｓ２（＝Ｖｄ２−Ｖｄ１）はＶｄｓ１（＝Ｖｄ１）より大きくなる。しかし、その大きさは図３で示すＶｄｓ２（＝Ｖｄ２−Ｖｄ１）よりも小さい。そのため、図５の第２混成ＮＯＥＭＩ回路２５のＱＮ２およびＱＰ３で発生するホットキャリア量は図１の第２同型ＮＯＥＭＩ回路１５のＱＮ２で発生するホットキャリア量より小さくできる。その結果、ＱＮ２の素子特性劣化が防止されて高信頼性のゲート駆動回路２０を製作することができる。
【００６３】
尚、実施例１および実施例２ではゲートディスチャージ用の回路２３を中心に説明したが、ゲートチャージアップ用の回路２２でも同様の効果がある。つぎに、そのことを簡単に説明する。
【００６４】
ゲートチャージアップ用の回路２２の場合はＱＮ４がターンオンするときにＬ１のインダクタンスＬによりＶｄ３が低下する。その影響でＱＰ１および第１同型ＮＯＥＭＩ回路１２または第１混成ＮＯＥＭＩ回路２２に印加される電圧は大きくなる。しかし、その電圧の多くを第１同型ＮＯＥＭＩ回路１２で負担するため、ＱＰ１のドレイン・ソース間電圧Ｖｄｓｐ１が小さくなりホットキャリアの発生は抑制されると推測される。また、第１同型ＮＯＥＭＩ回路１２で負担する電圧が大きくなると、第１同型ＮＯＥＭＩ回路１２のＱＰ２でホットキャリアが発生するようになる。
【００６５】
しかし、第１混成ＮＯＥＭＩ回路２２に代えることで、負担する電圧を小さくできるので、第１混成ＮＯＥＭＩ回路２２のＱＰ２およびＱＮ３で発生するホットキャリア量を第１同型ＮＯＥＭＩ回路１２のＱＰ２より小さくできる。
【００６６】
また、実施例１および実施例２では、パワーＭＯＳとしてパワーＭＯＳＦＥＴを用いた場合で説明したが、ＩＧＢＴの場合も同様である。
【符号の説明】
【００６７】
１０、２０、５０ ゲート駆動回路
１１、２１、５１ インバータ回路
１２、２２ ゲートチャージアップ用の回路
１３、２３ ゲートディスチャージ用の回路
１４ 第１同型ＮＯＥＭＩ回路
１５ 第２同型ＮＯＥＭＩ回路
２４ 第１混成ＮＯＥＭＩ回路
２５ 第２混成ＮＯＥＭＩ回路
６０ 主回路
ＱＰ１，ＱＰ２，ＱＰ３ ｐチャネルＭＯＳＦＥＴ
ＱＮ１，ＱＮ２，ＱＮ３ ｎチャネルＭＯＳＦＥＴ
ＱＮ４ パワーＭＯＳＦＥＴ（ｎチャネル型）
Ｖｃｃ、Ｖｃｃｏ 電源の高電位側端子
ＧＮＤ 電源の低電位側端子
Ｖｏｕｔ 出力端子
Ｖｉｎ 入力端子
Ｖｇ ゲート端子
Ｒ１ ゲート抵抗
Ｒ２ 抵抗
Ｌ１ インダクタ
ａ，ｂ 接続点
【特許請求の範囲】
【請求項１】
絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第１同型ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴとからなり、前記ゲートディスチャージ用の回路が、第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第２同型ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴとからなり、前記第２ｐチャネルＭＯＳＦＥＴのドレインに前記第２ｎチャネルＭＯＳＦＥＴのドレインが直列接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子し接続し、前記第２ｐチャネルＭＯＳＦＥＴのゲートが前記電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートが前記電源の高電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが互いに接続し、該接続点が入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第２ｎチャネルＭＯＳＦＥＴのドレインとが接続する接続点に出力端子が接続することを特徴とするゲート駆動回路。
【請求項２】
前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅がおなじであることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインに直列接続するゲートチャージアップ用の回路の一部を構成する第１混成ＮＯＥＭＩ回路とを有し、前記ゲートディスチャージ用の回路が第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインに直列接続するゲートディスチャージ用の回路の一部を構成する第２混成ＮＯＥＭＩ回路とを有し、前記第１混成ＮＯＥＭＩ回路が互いに並列接続する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴからなり、前記第２混成ＮＯＥＭＩ回路が互いに並列接続する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴからなり、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび第３ｐチャネルＭＯＳＦＥＴのゲートがそれぞれ電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートおよび第３ｎチャネルＭＯＳＦＥＴのゲートがそれぞれ前記電源の高電位側端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのソースが前記第１ｐチャネルＭＯＳＦＥＴのドレインに接続し、前記第３ｎチャネルＭＯＳＦＥＴのソースが前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが前記電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが入力信号が入力される入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第３ｎチャネルＭＯＳＦＥＴのドレインの接続点が抵抗を介して前記絶縁ゲート型スイッチング素子のゲートに接続する出力端子に接続することを特徴とするゲート駆動回路。
【請求項４】
前記第１混成ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｐチャネルＭＯＳＦＥＴのチャネル幅の半分であり、前記第２混成ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｎチャネルＭＯＳＦＥＴのチャネル幅の半分であることを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記ゲートチャージアップ用の回路と前記ゲートディスチャージ用の回路でインバータ回路を構成することを特徴とする請求項１または３に記載のゲート駆動回路。
【請求項６】
前記絶縁ゲート型スイッチング素子が、ＩＧＢＴもしくはパワーＭＯＳＦＥＴであることを特徴とする請求項１または３に記載のゲート駆動回路。
【請求項１】
絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第１同型ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴとからなり、前記ゲートディスチャージ用の回路が、第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインにソースが直列接続する第２同型ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴとからなり、前記第２ｐチャネルＭＯＳＦＥＴのドレインに前記第２ｎチャネルＭＯＳＦＥＴのドレインが直列接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子し接続し、前記第２ｐチャネルＭＯＳＦＥＴのゲートが前記電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートが前記電源の高電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが互いに接続し、該接続点が入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第２ｎチャネルＭＯＳＦＥＴのドレインとが接続する接続点に出力端子が接続することを特徴とするゲート駆動回路。
【請求項２】
前記第１ｐチャネルＭＯＳＦＥＴ、前記第２ｐチャネルＭＯＳＦＥＴ、前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅がおなじであることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
絶縁ゲート型スイッチング素子を駆動し、該絶縁ゲート型スイッチング素子のゲート容量を充電するゲートチャージアップ用の回路と、前記ゲートチャージアップ用回路に直列接続され前記ゲート容量の電荷を放電するゲートディスチャージ用の回路とを有するゲート駆動回路であって、
前記ゲートチャージアップ用の回路が第１ｐチャネルＭＯＳＦＥＴと、該第１ｐチャネルＭＯＳＦＥＴのドレインに直列接続するゲートチャージアップ用の回路の一部を構成する第１混成ＮＯＥＭＩ回路とを有し、前記ゲートディスチャージ用の回路が第１ｎチャネルＭＯＳＦＥＴと、該第１ｎチャネルＭＯＳＦＥＴのドレインに直列接続するゲートディスチャージ用の回路の一部を構成する第２混成ＮＯＥＭＩ回路とを有し、前記第１混成ＮＯＥＭＩ回路が互いに並列接続する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴからなり、前記第２混成ＮＯＥＭＩ回路が互いに並列接続する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴからなり、前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび第３ｐチャネルＭＯＳＦＥＴのゲートがそれぞれ電源の低電位側端子に接続し、前記第２ｎチャネルＭＯＳＦＥＴのゲートおよび第３ｎチャネルＭＯＳＦＥＴのゲートがそれぞれ前記電源の高電位側端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのソースが前記第１ｐチャネルＭＯＳＦＥＴのドレインに接続し、前記第３ｎチャネルＭＯＳＦＥＴのソースが前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続し、前記第１ｐチャネルＭＯＳＦＥＴのソースが前記電源の高電位側端子に接続し、前記第１ｎチャネルＭＯＳＦＥＴのソースが前記電源の低電位側端子に接続し、前記第１ｐチャネルＭＯＳＦＥＴのゲートと前記第１ｎチャネルＭＯＳＦＥＴのゲートが入力信号が入力される入力端子に接続し、前記第２ｐチャネルＭＯＳＦＥＴのドレインと前記第３ｎチャネルＭＯＳＦＥＴのドレインの接続点が抵抗を介して前記絶縁ゲート型スイッチング素子のゲートに接続する出力端子に接続することを特徴とするゲート駆動回路。
【請求項４】
前記第１混成ＮＯＥＭＩ回路を構成する第２ｐチャネルＭＯＳＦＥＴおよび第３ｎチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｐチャネルＭＯＳＦＥＴのチャネル幅の半分であり、前記第２混成ＮＯＥＭＩ回路を構成する第２ｎチャネルＭＯＳＦＥＴおよび第３ｐチャネルＭＯＳＦＥＴのそれぞれのチャネル幅が、前記第１ｎチャネルＭＯＳＦＥＴのチャネル幅の半分であることを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記ゲートチャージアップ用の回路と前記ゲートディスチャージ用の回路でインバータ回路を構成することを特徴とする請求項１または３に記載のゲート駆動回路。
【請求項６】
前記絶縁ゲート型スイッチング素子が、ＩＧＢＴもしくはパワーＭＯＳＦＥＴであることを特徴とする請求項１または３に記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１０９７７３（Ｐ２０１２−１０９７７３Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５６７５７（Ｐ２０１０−２５６７５７）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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