スピントランジスタ及び集積回路
【課題】消費電力を抑制し、占有面積の増大を抑制したスピントランジスタ及び集積回路を提供する。
【解決手段】実施形態のスピントランジスタは、第１の入力端子を有し、第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、第２の入力端子を有し、第２の入力端子から入力される第１の信号とは異なる第２の信号により第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、第３の入力端子と、第１の出力端子とを有し、第３の入力端子から入力される第３の信号により第１の磁化方向に偏極して第１の磁性体領域から供給される第１の信号を第１の出力端子から出力し、第３の入力端子から入力される第３の信号とは異なる第４の信号により第２の磁化方向に偏極して第２の磁性体領域から供給される第２の信号を第１の出力端子から出力する第３の磁性体領域と、を備える。
【解決手段】実施形態のスピントランジスタは、第１の入力端子を有し、第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、第２の入力端子を有し、第２の入力端子から入力される第１の信号とは異なる第２の信号により第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、第３の入力端子と、第１の出力端子とを有し、第３の入力端子から入力される第３の信号により第１の磁化方向に偏極して第１の磁性体領域から供給される第１の信号を第１の出力端子から出力し、第３の入力端子から入力される第３の信号とは異なる第４の信号により第２の磁化方向に偏極して第２の磁性体領域から供給される第２の信号を第１の出力端子から出力する第３の磁性体領域と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、スピントランジスタ及び集積回路に関する。
【背景技術】
【０００２】
近年、従来のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のソース及びドレインに磁性体を用い、印加される電圧に応じた磁性体の磁化方向の変化を利用してオン及びオフ状態を作り出すスピンＦＥＴが知られている。
【０００３】
このスピンＦＥＴは、チャネルとして二次元電子チャネルを有し、この二次元電子チャネル内をキャリアは移動する。二次元電子チャネル内を移動中のキャリアは、その歳差運動をラシュバ効果により制御され、ドレイン端におけるキャリアのスピンがドレインのスピンと平行な場合はドレイン領域中に伝導し、反平行な場合はドレインを伝導しない。しかしながらこのスピンＦＥＴは、チャネル中でのキャリアスピン制御を高精度に行う必要があり、特性やプロセス揺らぎが生じる事により、特に待機時の消費電力が大きくなる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３５５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、消費電力を抑制し、占有面積の増大を抑制したスピントランジスタ及び集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態のスピントランジスタは、第１の入力端子を有し、前記第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、第２の入力端子を有し、前記第２の入力端子から入力される前記第１の信号とは異なる第２の信号により前記第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、第３の入力端子と、第１の出力端子とを有し、前記第３の入力端子から入力される第３の信号により前記第１の磁化方向に偏極して前記第１の磁性体領域から供給される前記第１の信号を前記第１の出力端子から出力し、前記第３の入力端子から入力される前記第３の信号とは異なる第４の信号により前記第２の磁化方向に偏極して前記第２の磁性体領域から供給される前記第２の信号を前記第１の出力端子から出力する第３の磁性体領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１の実施の形態に係るスピントランジスタの上面図である。図１（ｂ）は、第１の実施の形態に係るスピントランジスタを図１（ａ）のI（ａ）−I（ａ）線で切断した断面図である。
【図２】図２（ａ）は、第１の実施の形態に係るハーフメタル強磁性体のスピン状態密度とフェルミエネルギーの関係を示す模式図である。図２（ｂ）は、第１の実施の形態に係るスピントランジスタの回路図である。
【図３】図３（ａ）〜（ｆ）は、第１の実施の形態に係るスピントランジスタの製造方法を示す要部断面図である。
【図４】図４（ａ）は、第１の実施の形態に係るＶｃｃ信号が第３の磁性体領域に入力した場合の回路図である。図４（ｂ）は、第１の実施の形態に係るＧＮＤ信号が第３の磁性体領域に入力した場合の回路図である。
【図５】図５は、第２の実施の形態に係るカスケード接続されたスピントランジスタの回路図である。
【図６】図６（ａ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。図６（ｂ）は、第３の実施の形態に係るＮＡＮＤ演算回路の真理値表である。図６（ｃ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。
【図７】図７（ａ）及び（ｂ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。
【発明を実施するための形態】
【０００８】
[第１の実施の形態]
（半導体装置の構成）
図１（ａ）は、第１の実施の形態に係るスピントランジスタの上面図である。図１（ｂ）は、スピントランジスタを図１（ａ）のI（ａ）−I（ａ）線で切断した断面図である。
【０００９】
このスピントランジスタ１は、第１の入力端子としてのコンタクト４２を有し、コンタクト４２から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域２６を有する。また、スピントランジスタ１は、第２の入力端子としてのコンタクト４４を有し、コンタクト４４から入力される第２の信号により第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域２８を有する。また、スピントランジスタ１は、第３の入力端子としてのコンタクト４８と、第１の出力端子としてのコンタクト４６を有し、コンタクト４８から入力される第３の信号により第１の磁化方向に偏極して第１の磁性体領域２６から供給される第１の信号をコンタクト４６から出力し、コンタクト４８から入力される第４の信号により第２の磁化方向に偏極して第２の磁性体領域２８から供給される第２の信号をコンタクト４６から出力する第３の磁性体領域３０を有する。
【００１０】
また、このスピントランジスタ１は、図１（ａ）及び（ｂ）に示すように、例えば、第１の磁性体領域２６、第１の伝導体領域３２、第３の磁性体領域３０、第２の伝導体領域３４及び第２の磁性体領域２８が、第１の絶縁膜１２上に並んで形成されている。なお、スピントランジスタ１は、第１の磁性体領域２６、第１の伝導体領域３２、第３の磁性体領域３０、第２の伝導体領域３４及び第２の磁性体領域２８が並んで形成されていなくても良い。
【００１１】
この第１〜第３の磁性体領域２６、２８、３０、第１及び第２の伝導体領域３２、３４の周囲には、ＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域２２が形成されている。素子分離領域２２は、例えば、ＳｉＯ２からなる。
【００１２】
第１の絶縁膜１２は、例えば、半導体基板１０上に形成されている。この第１の絶縁膜１２は、例えば、ＳｉＯ２からなる。
【００１３】
半導体基板１０は、例えば、Ｓｉを主成分とするＳｉ系基板からなる。なお、本実施の形態のスピントランジスタ１は、半導体基板１０上に第１の絶縁膜１２を介して後述する単結晶層が形成されたＳＯＩ（Silicon On Insulator）構造を有するＳＯＩ基板を用いて製造される。
【００１４】
層間絶縁膜４０は、例えば、図１（ｂ）に示すように、素子分離領域２２、ゲート絶縁膜３６及びゲート電極３８を覆うように形成されている。層間絶縁膜４０は、例えば、ＳｉＮ又はＳｉＯ２等からなる。
【００１５】
第１の磁性体領域２６は、例えば、層間絶縁膜４０上に形成されるコンタクト４２と電気的に接続している。第２の磁性体領域２８は、例えば、層間絶縁膜４０上に形成されるコンタクト４４と電気的に接続している。第３の磁性体領域３０は、例えば、層間絶縁膜４０上に形成されるコンタクト４６と電気的に接続している。ゲート電極３８は、例えば、層間絶縁膜４０上に形成されるコンタクト４８と電気的に接続している。
【００１６】
コンタクト４２、４４、４６、４８は、例えば、Ｃｕ、Ｔａ、Ｗ、Ｔｉ等の金属材料からなる。なお、コンタクト４２、４４、４６、４８は、例えば、金属材料の拡散を防止する拡散防止膜が、その周囲に形成されているが、図示は省略している。
【００１７】
（第１〜第３の磁性体領域について）
図２（ａ）は、第１の実施の形態に係るハーフメタル強磁性体のスピン状態密度とフェルミエネルギーの関係を示す模式図である。図２（ｂ）は、第１の実施の形態に係るスピントランジスタの回路図である。図２（ａ）の横軸は波数ｋ、縦軸は結晶中の電子のエネルギーＥ、Ｖｃｃは電源部から回路に供給される電源電圧、ＧＮＤは接地電位、及びＥＦはフェルミ準位を示している。図２（ａ）に示す図面に対して上向きの矢印は結晶中の電子のスピン状態が上向きスピン（up state）であることを模式的に示したものであり、下向きの矢印は結晶中の電子のスピン状態が下向きスピン（down state）であることを模式的に示したものである。また、図２（ｂ）に示すdownの下の矢印は、磁性体中の電子のスピン状態が下向きであることを模式的に示したものであり、upの下の矢印は、磁性体中の電子のスピン状態が上向きであることを模式的に示したものである。また同時に、downの下の矢印は、磁性体の磁化方向を模式的に示したものであり、upの下の矢印は、downの磁化方向とは逆向きの磁化方向を模式的に示したものである。
【００１８】
ここで、電源電圧としてのＶｃｃ信号は、図２（ｂ）に示すように、コンタクト４２を介して第１の磁性体領域２６に入力する。接地電位としてのＧＮＤ信号は、図２（ｂ）に示すように、コンタクト４４を介して第２の磁性体領域２６に入力する。本実施の形態では、前述の第１及び第３の信号はＶｃｃ信号であり、前述の第２及び第４の信号は、ＧＮＤ信号であるものとする。なお、前述の第３の信号は、図２（ａ）に示すように、第３の磁性体領域３０の磁化方向を下向きにするものであれば、第１の信号と等しくなくても良い。また、前述の第４の信号は、図２（ａ）に示すように、第３の磁性体領域３０の磁化方向を上向きにするものであれば、第２の信号と等しくなくても良い。
【００１９】
また、前段からの入力信号は、図２（ｂ）に示すように、コンタクト４８を介してゲート電極３８に入力する。後段への出力信号は、図２（ｂ）に示すように、第３の磁性体領域３０からコンタクト４６を介して出力される。
【００２０】
第３の磁性体領域３０は、コンタクト４８、ゲート電極３８及びゲート絶縁膜３６を介して入力する信号に応じて磁化方向を変化させることでスピン偏極した電子を許容する。よって、スピントランジスタ１は、ゲート電極３８の直下に反転層を形成することなく、第１又は第２の磁性体領域２６、２８から供給されるスピン偏極した電子を出力する。また、スピントランジスタ１は、第３の磁性体領域３０の磁化方向に応じて２種類の信号を出力するので、例えば、ＣＭＯＳ（相補型金属酸化膜半導体:Complementary Metal Oxide Semiconductor）で実現していたスイッチング回路をスピントランジスタ単体で実現する。さらにスピントランジスタ１は、従来のＣＭＯＳと比べて、コンタクトの数が少ない構成となる。なお、以下では、各図において、回路のＩＮ側に接続された回路を前段と呼び、ＯＵＴ側に接続された回路を後段と呼ぶものとする。
【００２１】
また、第１〜第３の磁性体領域２６、２８、３０は、例えば、III-V族半導体との高い整合性と、室温（例えば、３００Ｋ）以上のキュリー温度と、フェルミ準位ＥＦ近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、図２（ａ）に示すように、フェルミ準位ＥＦが一方のスピンバンドの中を横切り、他方のスピンバンドではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。このハーフメタル強磁性体は、例えば、ＣｒＯ２、Ｆｅ２Ｏ３、Ｇａ１−ｘＭｎｘＡｓ、Ｉｎ１−ｘＭｎｘＡｓ、Ｇｅ１−ｘＭｎｘ又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Ｃｏ２ＭｎＡｉ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＣｒＡｌ、Ｃｏ２ＦｅＡｌ等が用いられる。
【００２２】
第１の磁性体領域２６は、例えば、Ｖｃｃ信号が入力すると、図２（ａ）に示すように、結晶中の電子のスピン状態が下向きスピンとなる。
【００２３】
第２の磁性体領域２８は、例えば、ＧＮＤ信号が入力すると、図２（ａ）に示すように、結晶中の電子のスピン状態が上向きスピンとなる。本実施の形態における第１及び第２の磁性体領域２６、２８は、そのスピン状態が相反する向きとなる。なお、スピントランジスタ１は、Ｖｃｃ信号が入力することにより、第１の磁性体領域２６が上向きスピンとなり、ＧＮＤ信号が入力することにより、第２の磁性体領域２８が下向きスピンとなる構成であっても良い。
【００２４】
第３の磁性体領域３０は、例えば、図２（ａ）に示すように、信号が入力しないときは、偏極しない領域Ａに電子のエネルギーＥが位置する磁性体からなる。第３の磁性体領域３０は、図２（ａ）及び（ｂ）に示すように、Ｖｃｃ信号がゲート電極３８に入力することで偏極し、スピン状態が下向きスピンとなる。また、第３の磁性体領域３０は、図２（ａ）及び（ｂ）に示すように、ＧＮＤ信号がゲート電極３８に入力することで偏極し、スピン状態は上向きスピンとなる。よってこのスピントランジスタ１は、図２（ａ）に示すように、接地電位ＧＮＤと電源電圧Ｖｃｃの差を、従来に比べて小さくすることが可能となり、消費電力を抑制し、また、ＤＩＢＬ（Drain-Induced-Barrier-Lowering）、ＧＩＤＬ（Gate-Induced-Drain-Leakage）等を抑制することができる。
【００２５】
なお、第１〜第３の磁性体領域２６、２８、３０は、図２（ａ）に示すバンド構造を有する同一の強磁性体材料から形成されても良いし、少なくとも第３の磁性体領域３０のみが、当該強磁性体から形成されても良い。第３の磁性体領域３０が当該強磁性体からなるとき、第１及び第２の磁性体領域２６、２８は、図２（ａ）に示すバンド構造を有する強磁性体材料に限定されず、例えば、Ｖｃｃ信号及びＧＮＤ信号が入力した際、又は信号の入力に関わらず、相反する磁化方向を有する磁性体材料から形成される。
【００２６】
第１及び第２の伝導体領域３２、３４は、例えば、第１〜第３の磁性体領域２６、２８、３０とショットキー接合する材料からなる。第１及び第２の伝導体領域３２、３４は、例えば、Ｓｉ単結晶からなる。この第１及び第２の伝導体領域３２、３４は、スピン偏極した電子が走行するが、不純物の注入を必要としない。また、スピン偏極した電子は、第１又は第２の伝導体領域３２、３４と第３の磁性体領域３０の境界のトンネル障壁を超えるために、第１及び第２の伝導体領域３２、３４でラシュバ効果による歳差運動の制御を必要としないので、スピントランジスタ１はチャネル領域の長さに関する厳密な寸法等の制御が不要となる。
【００２７】
以下に、本実施の形態のスピントランジスタの製造方法について説明する。
【００２８】
（スピントランジスタの製造方法）
図３（ａ）〜（ｆ）は、第１の実施の形態に係るスピントランジスタの製造方法を示す要部断面図である。
【００２９】
まず、半導体基板１０上に第１の絶縁膜１２及び単結晶膜１４が形成されたＳＯＩ基板を用意する。第１の絶縁膜１２は、例えば、その膜厚は１５０ｎｍである。単結晶膜１４は、例えば、Ｓｉ単結晶膜であり、その膜厚は２０ｎｍである。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜１２上に第２の絶縁膜１６を形成する。この第２の絶縁膜１６は、例えば、ＳｉＯ２膜である。第２の絶縁膜１６の膜厚は、例えば、１０ｎｍである。
【００３０】
次に、図３（ａ）に示すように、ＣＶＤ法により、第２の絶縁膜１６上に第３の絶縁膜１８を形成する。この第３の絶縁膜１８は、例えば、ＳｉＮ膜である。第３の絶縁膜１８の膜厚は、例えば、３０ｎｍである。
【００３１】
次に、フォトリソグラフィ法により、レジストパターン２０を形成する。続いて、図３（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）法により、形成したレジストパターン２０をマスクとして第３の絶縁膜１８、第２の絶縁膜１６及び単結晶膜１４をエッチングする。続いて、レジストパターン２０を除去する。
【００３２】
次に、図３（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２を第１の絶縁膜１２、第３の絶縁膜１８上に堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法により、第３の絶縁膜１８をストッパとして研磨し、続いて、第３の絶縁膜１８を除去して素子分離領域２２を形成する。
【００３３】
次に、図３（ｄ）に示すように、フォトリソグラフィ法により、レジストパターン２４を形成し、ＲＩＥ法により、レジストパターン２４をマスクとして第２の絶縁膜１６及び単結晶膜１４をエッチングする。続いて、レジストパターン２４を除去する。
【００３４】
次に、図３（ｅ）に示すように、ＭＢＥ（Molecular Beam Epitaxy）法により、ハーフメタル強磁性体材料を第１の絶縁膜１２が露出した領域にエピタキシャル成長させる。続いて、ＣＭＰ法及びウエットエッチング法により、余分なハーフメタル強磁性体材料、及び第２の絶縁膜１６を除去して第１〜第３の磁性体領域２６、２８、３０を形成するとともに第１及び第２の伝導体領域３２、３４を形成する。
【００３５】
次に、ＣＶＤ法により、ゲート絶縁膜３６を形成する。このゲート絶縁膜３６は、例えば、ＳｉＯ２膜である。ゲート絶縁膜３６の膜厚は、例えば、３ｎｍである。
【００３６】
次に、図３（ｆ）に示すように、ＣＶＤ法により、多結晶Ｓｉ膜を膜厚１００ｎｍで形成する。続いて、ＣＶＤ法により、多結晶Ｓｉ膜上にハードマスクとしてＳｉＮ膜を形成し、さらに、フォトリソグラフィ法により、ゲート電極３８のマスクとなるレジストパターンを形成する。続いて、ＲＩＥ法により、ＳｉＮ膜及びレジストパターンをマスクとして多結晶Ｓｉをパターニングしてゲート電極３８を形成する。
【００３７】
次に、層間絶縁膜４０、コンタクト４２、４４、４６、４８を周知の工程により形成し、図１（ａ）及び（ｂ）に示すスピントランジスタ１を得る。
【００３８】
なお、第１〜第３の磁性体領域２６、２８、３０を形成する強磁性体材料を異なる材料から形成する場合は、次の製造工程が追加される。第１〜第３の磁性体領域２６、２８、３０を２つの強磁性体材料から形成するとき、図３（ｄ）までの工程を行い、主に、目的の領域に第１の絶縁膜１２が露出するマスクを形成し、第１の強磁性体材料を堆積して磁性体領域を形成し、マスクを除去した後、さらに、目的の領域に第１の絶縁膜１２が露出するマスクを形成し、第２の強磁性体材料を堆積して異なる磁性体領域を形成する工程を行う。第１〜第３の磁性体領域２６、２８、３０を全て異なる強磁性体材料から形成する場合は、前記の工程に、さらに、磁性体領域を形成する工程を追加して行われる。
【００３９】
続いて、本実施の形態に係るスピントランジスタを用いた集積回路の一例を示し、その動作について説明する。
【００４０】
（動作）
図４（ａ）は、第１の実施の形態に係るＶｃｃ信号が第３の磁性体領域に入力した場合の回路図である。図４（ｂ）は、第１の実施の形態に係るＧＮＤ信号が第３の磁性体領域に入力した場合の回路図である。まず、Ｖｃｃ信号が第３の磁性体領域３０に入力した場合について説明する。
【００４１】
前段から出力されたＶｃｃ信号が第３の磁性体領域３０に入力した場合、図２（ａ）に示すように、第３の磁性体領域３０は下向きの磁化方向になる。また、第１の磁性体領域２６は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域２６及び第１の伝導体領域３２を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域３０に流れ込むことが可能となる。
【００４２】
一方、第２の磁性体領域２８は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第２の伝導体領域３４を介して第３の磁性体領域３０に流れ込もうとするが、第３の磁性体領域３０が下向きスピンであるため、流れ込むことができない。
【００４３】
よって、スピントランジスタ１は、第３の磁性体領域３０からＶｃｃ信号を出力する。
【００４４】
続いて、ＧＮＤ信号が第３の磁性体領域３０に入力した場合について説明する。前段から出力されたＧＮＤ信号が第３の磁性体領域３０に入力した場合、図２（ａ）に示すように、第３の磁性体領域３０は上向きの磁化方向となる。よって、第２の磁性体領域２８及び第２の伝導体領域３４を介して上向きスピンに偏極したスピン電流が、第３の磁性体領域３０に流れ込むことが可能となる。
【００４５】
一方、第１の磁性体領域２６は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第１の伝導体領域３２を介して第３の磁性体領域３０に流れ込もうとするが、第３の磁性体領域３０が上向きスピンであるため、流れ込むことができない。
【００４６】
よって、スピントランジスタ１は、第３の磁性体領域３０からＧＮＤ信号を出力する。
【００４７】
（効果）
第１の実施の形態におけるスピントランジスタによれば、キャリアのスピン情報を利用した素子において、チャネル領域の寸法やその他の揺らぎ等による待機時消費電力といった問題を解決することができる。
【００４８】
［第２の実施の形態］
図５は、第２の実施の形態に係るカスケード接続されたスピントランジスタの回路図である。次に、第１の実施の形態のスピントランジスタをカスケード接続した回路について説明する。以下に記載の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００４９】
（構成）
この図５に示す回路は、スピントランジスタ５（第１のスピントランジスタ）とスピントランジスタ６（第２のスピントランジスタ）がカスケード接続されている。以下に、それぞれのスピントランジスタの構成について説明する。なお、スピントランジスタ５、６の主な構成は、スピントランジスタ１と同様であるので、異なる部分について説明する。また、以下では、説明を簡略化するために、伝導体領域についての説明は省略する。
【００５０】
スピントランジスタ５は、図５に示すように、第１〜第３の磁性体領域５０〜５２を備えて概略構成されている。第１の磁性体領域５０は、Ｖｃｃ信号の入力により、磁化方向が下向きになる強磁性体からなる。第２の磁性体領域５１は、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。第３の磁性体領域５２は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。
【００５１】
スピントランジスタ６は、図５に示すように、第１〜第３の磁性体領域６０〜６２を備えて概略構成されている。第１の磁性体領域６０（第４の磁性体領域）は、Ｖｃｃ信号の入力により、磁化方向が上向きになる強磁性体からなる。第２の磁性体領域６１（第５の磁性体領域）は、ＧＮＤ信号の入力により、磁化方向が下向きとなる強磁性体からなる。第３の磁性体領域６２（第６の磁性体領域）は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。以下に、図５に示す回路の動作について説明する。
【００５２】
（動作）
前段から出力されたＶｃｃ信号が、スピントランジスタ５の第３の磁性体領域５２に入力した場合、第３の磁性体領域５２は下向きの磁化方向になる。また、第１の磁性体領域５０は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域５０を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域５２に流れ込むことが可能となる。
【００５３】
一方、スピントランジスタ５の第２の磁性体領域５１は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第３の磁性体領域５２に流れ込もうとするが、第３の磁性体領域５２が下向きスピンであるため、流れ込むことができない。
【００５４】
よって、スピントランジスタ５は、第３の磁性体領域５２からＶｃｃ信号を出力する。
【００５５】
続いて、スピントランジスタ５から出力されたＶｃｃ信号が、スピントランジスタ６の第３の磁性体領域６２に入力すると、第３の磁性体領域６２は下向きの磁化方向になる。また、第２の磁性体領域６１は、入力したＧＮＤ信号により、下向きの磁化方向になる。よって、第２の磁性体領域６１を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域６２に流れ込むことが可能となる。
【００５６】
一方、スピントランジスタ６の第１の磁性体領域６０は、電源部から供給されるＶｃｃ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第３の磁性体領域６２に流れ込もうとするが、第３の磁性体領域６２が下向きスピンであるため、流れ込むことができない。
【００５７】
よって、スピントランジスタ６は、第３の磁性体領域６２からＧＮＤ信号を出力する。
【００５８】
（効果）
第２の実施の形態によれば、低消費電力を特徴とするスピントランジスタを用いた素子のカスケード接続を実現することが可能となる。
【００５９】
［第３の実施の形態］
次に、論理演算回路の一例として、スピントランジスタを用いたＮＡＮＤ演算回路について説明する。ＮＡＮＤ演算回路は、集積回路に多数用いられるので、ＮＡＮＤ演算回路を構成する要素が少なくなることで占有面積が小さくなり、集積回路全体の面積を小さくすることができる。
【００６０】
（構成）
図６（ａ）、（ｃ）、図７（ａ）及び（ｂ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。図６（ｂ）は、第３の実施の形態に係るＮＡＮＤ演算回路の真理値表である。
【００６１】
このＮＡＮＤ演算回路７は、図６（ａ）に示すように、第１〜第６の磁性体領域７０〜７５を備えて概略構成されている。ＮＡＮＤ演算回路７は、第１〜第６の磁性体領域７０〜７５のそれぞれの間に、伝導体領域が形成されている。第１の磁性体領域７０は、電源電圧Ｖｃｃ側に接続され、Ｖｃｃ信号の入力により、磁化方向が下向きになる強磁性体からなる。第２の磁性体領域７１は、接地電位ＧＮＤ側に接続され、ＧＮＤ信号の入力により、磁化方向が上向きになる強磁性体からなる。
【００６２】
第３及び第４の磁性体領域７２、７３は、第１の磁性体領域７０と直列になるように、第１及び第２の磁性体領域７０、７１の間に設けられている。第３及び第４の磁性体領域７２、７３は、その直上に、ゲート絶縁膜を介してゲート電極をそれぞれ有する。第３及び第４の磁性体領域７２、７３は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。
【００６３】
第５及び第６の磁性体領域７４、７５は、第２の磁性体領域７１と第４の磁性体領域７３の間に、並列接続となるように形成されている。第５及び第６の磁性体領域７４、７５は、その直上に、ゲート絶縁膜を介してゲート電極をそれぞれ有する。第５及び第６の磁性体領域７４、７５は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。つまり、ＮＡＮＤ演算回路７は、第１の実施の形態における第３の磁性体領域３０を複数組み合わせて第３〜第６の磁性体領域７２〜７５としている。以下に、ＮＡＮＤ演算回路７の動作について説明する。
【００６４】
（動作）
まず、図６（ａ）に示すように、ＩＮ１にＶｃｃ信号が入力し、ＩＮ２にＶｃｃ信号が入力する場合について説明する。なお、ＩＮ１は、第３及び第５の磁性体領域７２、７４の入力を示し、ＩＮ２は、第４及び第６の磁性体領域７３、７５の入力を示すものとする。
【００６５】
前段から出力されたＶｃｃ信号がＩＮ１及びＩＮ２に入力する場合、第３〜６の磁性体領域７２〜７５は下向きの磁化方向になる。また、第１の磁性体領域７０は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域７０を介して下向きスピンに偏極したスピン電流が、第３及び第４の磁性体領域７２、６３に流れ込むことが可能となる。
【００６６】
一方、第２の磁性体領域７１は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第５及び第６の磁性体領域７４、７５に流れ込もうとするが、第５及び第６の磁性体領域７４、７５が下向きスピンであるため、流れ込むことができない。
【００６７】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＶｃｃ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（down、down、down）の組み合わせで入出力を行う。
【００６８】
次に、図６（ｃ）に示すように、ＩＮ１にＶｃｃ信号が入力し、ＩＮ２にＧＮＤ信号が入力する場合について説明する。
【００６９】
前段から出力されたＶｃｃ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は下向きの磁化方向になる。また、前段から出力されたＧＮＤ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は上向きの磁化方向になる。
【００７０】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、下向きスピンである第５の磁性体領域７４に流れず、第６の磁性体領域７５に流れ込むことが可能となる。
【００７１】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２に流れ込み、さらに、第４の磁性体領域７３に流れ込もうとするが、第４の磁性体領域７３が上向きスピンであるため、流れ込むことができない。
【００７２】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（down、up、up）の組み合わせで入出力を行う。
【００７３】
次に、図７（ａ）に示すように、ＩＮ１にＧＮＤ信号が入力し、ＩＮ２にＶｃｃ信号が入力する場合について説明する。
【００７４】
前段から出力されたＧＮＤ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は上向きの磁化方向になる。また、前段から出力されたＶｃｃ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は下向きの磁化方向になる。
【００７５】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、下向きスピンである第６の磁性体領域７５に流れず、第５の磁性体領域７４に流れ込むことが可能となる。
【００７６】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２が上向きスピンであるため、流れ込むことができない。
【００７７】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（up、down、up）の組み合わせで入出力を行う。
【００７８】
次に、図７（ｂ）に示すように、ＩＮ１及びＩＮ２にＧＮＤ信号が入力する場合について説明する。
【００７９】
前段から出力されたＧＮＤ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は上向きの磁化方向になる。また、前段から出力されたＧＮＤ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は上向きの磁化方向になる。
【００８０】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、第５及び第６の磁性体領域７４、７５に流れ込むことが可能となる。
【００８１】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２が上向きスピンであるため、流れ込むことができない。
【００８２】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（up、up、up）の組み合わせで入出力を行う。
【００８３】
（効果）
第３の実施の形態によれば、待機時消費電力を低減することが可能な、論理演算回路を構成することが可能となる。
【００８４】
（実施の形態の効果）
以上説明した各実施の形態によれば、ゲート電極３８の直下に反転層を形成することなく、第１又は第２の磁性体領域２６、２８から供給されるスピン偏極した電子を出力するので、消費電力を抑制することができる。
【００８５】
また、以上説明した各実施の形態によれば、スピントランジスタにより回路を構成することにより、従来のトランジスタにより回路を構成する場合と比べ、回路を構成する要素が少なくなるので、占有面積の増大を抑制することができる。
【００８６】
なお、上記した実施の形態は、一例を示したものに過ぎず、本発明を限定するものではない。上記した実施の形態は、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の省略、置き換え、変形、組み合わせ、拡張及び修正等が可能である。
【００８７】
なお、第１の実施の形態におけるスピントランジスタ１は、第３の磁性体領域３０のフェルミ準位を制御するゲート電極３８を備えていたが、例えば、第３の磁性体領域３０に直接コンタクトを形成し、信号を入力する構成であっても良い。同様に、第３の実施の形態において、第３〜第６の磁性体領域７２〜７５に直接コンタクトを形成し、信号を入力する構成であっても良い。
【符号の説明】
【００８８】
１、５、６…スピントランジスタ、７…ＮＡＮＤ演算回路、２６、５０、６０…第１の磁性体領域、２８、５１、６１…第２の磁性体領域、３０、５２、６２…第３の磁性体領域、３２…第１の伝導体領域、３４…第２の伝導体領域、３６…ゲート絶縁膜、３８…ゲート電極
【技術分野】
【０００１】
本発明の実施の形態は、スピントランジスタ及び集積回路に関する。
【背景技術】
【０００２】
近年、従来のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のソース及びドレインに磁性体を用い、印加される電圧に応じた磁性体の磁化方向の変化を利用してオン及びオフ状態を作り出すスピンＦＥＴが知られている。
【０００３】
このスピンＦＥＴは、チャネルとして二次元電子チャネルを有し、この二次元電子チャネル内をキャリアは移動する。二次元電子チャネル内を移動中のキャリアは、その歳差運動をラシュバ効果により制御され、ドレイン端におけるキャリアのスピンがドレインのスピンと平行な場合はドレイン領域中に伝導し、反平行な場合はドレインを伝導しない。しかしながらこのスピンＦＥＴは、チャネル中でのキャリアスピン制御を高精度に行う必要があり、特性やプロセス揺らぎが生じる事により、特に待機時の消費電力が大きくなる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３５５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、消費電力を抑制し、占有面積の増大を抑制したスピントランジスタ及び集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態のスピントランジスタは、第１の入力端子を有し、前記第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、第２の入力端子を有し、前記第２の入力端子から入力される前記第１の信号とは異なる第２の信号により前記第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、第３の入力端子と、第１の出力端子とを有し、前記第３の入力端子から入力される第３の信号により前記第１の磁化方向に偏極して前記第１の磁性体領域から供給される前記第１の信号を前記第１の出力端子から出力し、前記第３の入力端子から入力される前記第３の信号とは異なる第４の信号により前記第２の磁化方向に偏極して前記第２の磁性体領域から供給される前記第２の信号を前記第１の出力端子から出力する第３の磁性体領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１の実施の形態に係るスピントランジスタの上面図である。図１（ｂ）は、第１の実施の形態に係るスピントランジスタを図１（ａ）のI（ａ）−I（ａ）線で切断した断面図である。
【図２】図２（ａ）は、第１の実施の形態に係るハーフメタル強磁性体のスピン状態密度とフェルミエネルギーの関係を示す模式図である。図２（ｂ）は、第１の実施の形態に係るスピントランジスタの回路図である。
【図３】図３（ａ）〜（ｆ）は、第１の実施の形態に係るスピントランジスタの製造方法を示す要部断面図である。
【図４】図４（ａ）は、第１の実施の形態に係るＶｃｃ信号が第３の磁性体領域に入力した場合の回路図である。図４（ｂ）は、第１の実施の形態に係るＧＮＤ信号が第３の磁性体領域に入力した場合の回路図である。
【図５】図５は、第２の実施の形態に係るカスケード接続されたスピントランジスタの回路図である。
【図６】図６（ａ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。図６（ｂ）は、第３の実施の形態に係るＮＡＮＤ演算回路の真理値表である。図６（ｃ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。
【図７】図７（ａ）及び（ｂ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。
【発明を実施するための形態】
【０００８】
[第１の実施の形態]
（半導体装置の構成）
図１（ａ）は、第１の実施の形態に係るスピントランジスタの上面図である。図１（ｂ）は、スピントランジスタを図１（ａ）のI（ａ）−I（ａ）線で切断した断面図である。
【０００９】
このスピントランジスタ１は、第１の入力端子としてのコンタクト４２を有し、コンタクト４２から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域２６を有する。また、スピントランジスタ１は、第２の入力端子としてのコンタクト４４を有し、コンタクト４４から入力される第２の信号により第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域２８を有する。また、スピントランジスタ１は、第３の入力端子としてのコンタクト４８と、第１の出力端子としてのコンタクト４６を有し、コンタクト４８から入力される第３の信号により第１の磁化方向に偏極して第１の磁性体領域２６から供給される第１の信号をコンタクト４６から出力し、コンタクト４８から入力される第４の信号により第２の磁化方向に偏極して第２の磁性体領域２８から供給される第２の信号をコンタクト４６から出力する第３の磁性体領域３０を有する。
【００１０】
また、このスピントランジスタ１は、図１（ａ）及び（ｂ）に示すように、例えば、第１の磁性体領域２６、第１の伝導体領域３２、第３の磁性体領域３０、第２の伝導体領域３４及び第２の磁性体領域２８が、第１の絶縁膜１２上に並んで形成されている。なお、スピントランジスタ１は、第１の磁性体領域２６、第１の伝導体領域３２、第３の磁性体領域３０、第２の伝導体領域３４及び第２の磁性体領域２８が並んで形成されていなくても良い。
【００１１】
この第１〜第３の磁性体領域２６、２８、３０、第１及び第２の伝導体領域３２、３４の周囲には、ＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域２２が形成されている。素子分離領域２２は、例えば、ＳｉＯ２からなる。
【００１２】
第１の絶縁膜１２は、例えば、半導体基板１０上に形成されている。この第１の絶縁膜１２は、例えば、ＳｉＯ２からなる。
【００１３】
半導体基板１０は、例えば、Ｓｉを主成分とするＳｉ系基板からなる。なお、本実施の形態のスピントランジスタ１は、半導体基板１０上に第１の絶縁膜１２を介して後述する単結晶層が形成されたＳＯＩ（Silicon On Insulator）構造を有するＳＯＩ基板を用いて製造される。
【００１４】
層間絶縁膜４０は、例えば、図１（ｂ）に示すように、素子分離領域２２、ゲート絶縁膜３６及びゲート電極３８を覆うように形成されている。層間絶縁膜４０は、例えば、ＳｉＮ又はＳｉＯ２等からなる。
【００１５】
第１の磁性体領域２６は、例えば、層間絶縁膜４０上に形成されるコンタクト４２と電気的に接続している。第２の磁性体領域２８は、例えば、層間絶縁膜４０上に形成されるコンタクト４４と電気的に接続している。第３の磁性体領域３０は、例えば、層間絶縁膜４０上に形成されるコンタクト４６と電気的に接続している。ゲート電極３８は、例えば、層間絶縁膜４０上に形成されるコンタクト４８と電気的に接続している。
【００１６】
コンタクト４２、４４、４６、４８は、例えば、Ｃｕ、Ｔａ、Ｗ、Ｔｉ等の金属材料からなる。なお、コンタクト４２、４４、４６、４８は、例えば、金属材料の拡散を防止する拡散防止膜が、その周囲に形成されているが、図示は省略している。
【００１７】
（第１〜第３の磁性体領域について）
図２（ａ）は、第１の実施の形態に係るハーフメタル強磁性体のスピン状態密度とフェルミエネルギーの関係を示す模式図である。図２（ｂ）は、第１の実施の形態に係るスピントランジスタの回路図である。図２（ａ）の横軸は波数ｋ、縦軸は結晶中の電子のエネルギーＥ、Ｖｃｃは電源部から回路に供給される電源電圧、ＧＮＤは接地電位、及びＥＦはフェルミ準位を示している。図２（ａ）に示す図面に対して上向きの矢印は結晶中の電子のスピン状態が上向きスピン（up state）であることを模式的に示したものであり、下向きの矢印は結晶中の電子のスピン状態が下向きスピン（down state）であることを模式的に示したものである。また、図２（ｂ）に示すdownの下の矢印は、磁性体中の電子のスピン状態が下向きであることを模式的に示したものであり、upの下の矢印は、磁性体中の電子のスピン状態が上向きであることを模式的に示したものである。また同時に、downの下の矢印は、磁性体の磁化方向を模式的に示したものであり、upの下の矢印は、downの磁化方向とは逆向きの磁化方向を模式的に示したものである。
【００１８】
ここで、電源電圧としてのＶｃｃ信号は、図２（ｂ）に示すように、コンタクト４２を介して第１の磁性体領域２６に入力する。接地電位としてのＧＮＤ信号は、図２（ｂ）に示すように、コンタクト４４を介して第２の磁性体領域２６に入力する。本実施の形態では、前述の第１及び第３の信号はＶｃｃ信号であり、前述の第２及び第４の信号は、ＧＮＤ信号であるものとする。なお、前述の第３の信号は、図２（ａ）に示すように、第３の磁性体領域３０の磁化方向を下向きにするものであれば、第１の信号と等しくなくても良い。また、前述の第４の信号は、図２（ａ）に示すように、第３の磁性体領域３０の磁化方向を上向きにするものであれば、第２の信号と等しくなくても良い。
【００１９】
また、前段からの入力信号は、図２（ｂ）に示すように、コンタクト４８を介してゲート電極３８に入力する。後段への出力信号は、図２（ｂ）に示すように、第３の磁性体領域３０からコンタクト４６を介して出力される。
【００２０】
第３の磁性体領域３０は、コンタクト４８、ゲート電極３８及びゲート絶縁膜３６を介して入力する信号に応じて磁化方向を変化させることでスピン偏極した電子を許容する。よって、スピントランジスタ１は、ゲート電極３８の直下に反転層を形成することなく、第１又は第２の磁性体領域２６、２８から供給されるスピン偏極した電子を出力する。また、スピントランジスタ１は、第３の磁性体領域３０の磁化方向に応じて２種類の信号を出力するので、例えば、ＣＭＯＳ（相補型金属酸化膜半導体:Complementary Metal Oxide Semiconductor）で実現していたスイッチング回路をスピントランジスタ単体で実現する。さらにスピントランジスタ１は、従来のＣＭＯＳと比べて、コンタクトの数が少ない構成となる。なお、以下では、各図において、回路のＩＮ側に接続された回路を前段と呼び、ＯＵＴ側に接続された回路を後段と呼ぶものとする。
【００２１】
また、第１〜第３の磁性体領域２６、２８、３０は、例えば、III-V族半導体との高い整合性と、室温（例えば、３００Ｋ）以上のキュリー温度と、フェルミ準位ＥＦ近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、図２（ａ）に示すように、フェルミ準位ＥＦが一方のスピンバンドの中を横切り、他方のスピンバンドではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。このハーフメタル強磁性体は、例えば、ＣｒＯ２、Ｆｅ２Ｏ３、Ｇａ１−ｘＭｎｘＡｓ、Ｉｎ１−ｘＭｎｘＡｓ、Ｇｅ１−ｘＭｎｘ又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Ｃｏ２ＭｎＡｉ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＣｒＡｌ、Ｃｏ２ＦｅＡｌ等が用いられる。
【００２２】
第１の磁性体領域２６は、例えば、Ｖｃｃ信号が入力すると、図２（ａ）に示すように、結晶中の電子のスピン状態が下向きスピンとなる。
【００２３】
第２の磁性体領域２８は、例えば、ＧＮＤ信号が入力すると、図２（ａ）に示すように、結晶中の電子のスピン状態が上向きスピンとなる。本実施の形態における第１及び第２の磁性体領域２６、２８は、そのスピン状態が相反する向きとなる。なお、スピントランジスタ１は、Ｖｃｃ信号が入力することにより、第１の磁性体領域２６が上向きスピンとなり、ＧＮＤ信号が入力することにより、第２の磁性体領域２８が下向きスピンとなる構成であっても良い。
【００２４】
第３の磁性体領域３０は、例えば、図２（ａ）に示すように、信号が入力しないときは、偏極しない領域Ａに電子のエネルギーＥが位置する磁性体からなる。第３の磁性体領域３０は、図２（ａ）及び（ｂ）に示すように、Ｖｃｃ信号がゲート電極３８に入力することで偏極し、スピン状態が下向きスピンとなる。また、第３の磁性体領域３０は、図２（ａ）及び（ｂ）に示すように、ＧＮＤ信号がゲート電極３８に入力することで偏極し、スピン状態は上向きスピンとなる。よってこのスピントランジスタ１は、図２（ａ）に示すように、接地電位ＧＮＤと電源電圧Ｖｃｃの差を、従来に比べて小さくすることが可能となり、消費電力を抑制し、また、ＤＩＢＬ（Drain-Induced-Barrier-Lowering）、ＧＩＤＬ（Gate-Induced-Drain-Leakage）等を抑制することができる。
【００２５】
なお、第１〜第３の磁性体領域２６、２８、３０は、図２（ａ）に示すバンド構造を有する同一の強磁性体材料から形成されても良いし、少なくとも第３の磁性体領域３０のみが、当該強磁性体から形成されても良い。第３の磁性体領域３０が当該強磁性体からなるとき、第１及び第２の磁性体領域２６、２８は、図２（ａ）に示すバンド構造を有する強磁性体材料に限定されず、例えば、Ｖｃｃ信号及びＧＮＤ信号が入力した際、又は信号の入力に関わらず、相反する磁化方向を有する磁性体材料から形成される。
【００２６】
第１及び第２の伝導体領域３２、３４は、例えば、第１〜第３の磁性体領域２６、２８、３０とショットキー接合する材料からなる。第１及び第２の伝導体領域３２、３４は、例えば、Ｓｉ単結晶からなる。この第１及び第２の伝導体領域３２、３４は、スピン偏極した電子が走行するが、不純物の注入を必要としない。また、スピン偏極した電子は、第１又は第２の伝導体領域３２、３４と第３の磁性体領域３０の境界のトンネル障壁を超えるために、第１及び第２の伝導体領域３２、３４でラシュバ効果による歳差運動の制御を必要としないので、スピントランジスタ１はチャネル領域の長さに関する厳密な寸法等の制御が不要となる。
【００２７】
以下に、本実施の形態のスピントランジスタの製造方法について説明する。
【００２８】
（スピントランジスタの製造方法）
図３（ａ）〜（ｆ）は、第１の実施の形態に係るスピントランジスタの製造方法を示す要部断面図である。
【００２９】
まず、半導体基板１０上に第１の絶縁膜１２及び単結晶膜１４が形成されたＳＯＩ基板を用意する。第１の絶縁膜１２は、例えば、その膜厚は１５０ｎｍである。単結晶膜１４は、例えば、Ｓｉ単結晶膜であり、その膜厚は２０ｎｍである。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜１２上に第２の絶縁膜１６を形成する。この第２の絶縁膜１６は、例えば、ＳｉＯ２膜である。第２の絶縁膜１６の膜厚は、例えば、１０ｎｍである。
【００３０】
次に、図３（ａ）に示すように、ＣＶＤ法により、第２の絶縁膜１６上に第３の絶縁膜１８を形成する。この第３の絶縁膜１８は、例えば、ＳｉＮ膜である。第３の絶縁膜１８の膜厚は、例えば、３０ｎｍである。
【００３１】
次に、フォトリソグラフィ法により、レジストパターン２０を形成する。続いて、図３（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）法により、形成したレジストパターン２０をマスクとして第３の絶縁膜１８、第２の絶縁膜１６及び単結晶膜１４をエッチングする。続いて、レジストパターン２０を除去する。
【００３２】
次に、図３（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２を第１の絶縁膜１２、第３の絶縁膜１８上に堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法により、第３の絶縁膜１８をストッパとして研磨し、続いて、第３の絶縁膜１８を除去して素子分離領域２２を形成する。
【００３３】
次に、図３（ｄ）に示すように、フォトリソグラフィ法により、レジストパターン２４を形成し、ＲＩＥ法により、レジストパターン２４をマスクとして第２の絶縁膜１６及び単結晶膜１４をエッチングする。続いて、レジストパターン２４を除去する。
【００３４】
次に、図３（ｅ）に示すように、ＭＢＥ（Molecular Beam Epitaxy）法により、ハーフメタル強磁性体材料を第１の絶縁膜１２が露出した領域にエピタキシャル成長させる。続いて、ＣＭＰ法及びウエットエッチング法により、余分なハーフメタル強磁性体材料、及び第２の絶縁膜１６を除去して第１〜第３の磁性体領域２６、２８、３０を形成するとともに第１及び第２の伝導体領域３２、３４を形成する。
【００３５】
次に、ＣＶＤ法により、ゲート絶縁膜３６を形成する。このゲート絶縁膜３６は、例えば、ＳｉＯ２膜である。ゲート絶縁膜３６の膜厚は、例えば、３ｎｍである。
【００３６】
次に、図３（ｆ）に示すように、ＣＶＤ法により、多結晶Ｓｉ膜を膜厚１００ｎｍで形成する。続いて、ＣＶＤ法により、多結晶Ｓｉ膜上にハードマスクとしてＳｉＮ膜を形成し、さらに、フォトリソグラフィ法により、ゲート電極３８のマスクとなるレジストパターンを形成する。続いて、ＲＩＥ法により、ＳｉＮ膜及びレジストパターンをマスクとして多結晶Ｓｉをパターニングしてゲート電極３８を形成する。
【００３７】
次に、層間絶縁膜４０、コンタクト４２、４４、４６、４８を周知の工程により形成し、図１（ａ）及び（ｂ）に示すスピントランジスタ１を得る。
【００３８】
なお、第１〜第３の磁性体領域２６、２８、３０を形成する強磁性体材料を異なる材料から形成する場合は、次の製造工程が追加される。第１〜第３の磁性体領域２６、２８、３０を２つの強磁性体材料から形成するとき、図３（ｄ）までの工程を行い、主に、目的の領域に第１の絶縁膜１２が露出するマスクを形成し、第１の強磁性体材料を堆積して磁性体領域を形成し、マスクを除去した後、さらに、目的の領域に第１の絶縁膜１２が露出するマスクを形成し、第２の強磁性体材料を堆積して異なる磁性体領域を形成する工程を行う。第１〜第３の磁性体領域２６、２８、３０を全て異なる強磁性体材料から形成する場合は、前記の工程に、さらに、磁性体領域を形成する工程を追加して行われる。
【００３９】
続いて、本実施の形態に係るスピントランジスタを用いた集積回路の一例を示し、その動作について説明する。
【００４０】
（動作）
図４（ａ）は、第１の実施の形態に係るＶｃｃ信号が第３の磁性体領域に入力した場合の回路図である。図４（ｂ）は、第１の実施の形態に係るＧＮＤ信号が第３の磁性体領域に入力した場合の回路図である。まず、Ｖｃｃ信号が第３の磁性体領域３０に入力した場合について説明する。
【００４１】
前段から出力されたＶｃｃ信号が第３の磁性体領域３０に入力した場合、図２（ａ）に示すように、第３の磁性体領域３０は下向きの磁化方向になる。また、第１の磁性体領域２６は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域２６及び第１の伝導体領域３２を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域３０に流れ込むことが可能となる。
【００４２】
一方、第２の磁性体領域２８は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第２の伝導体領域３４を介して第３の磁性体領域３０に流れ込もうとするが、第３の磁性体領域３０が下向きスピンであるため、流れ込むことができない。
【００４３】
よって、スピントランジスタ１は、第３の磁性体領域３０からＶｃｃ信号を出力する。
【００４４】
続いて、ＧＮＤ信号が第３の磁性体領域３０に入力した場合について説明する。前段から出力されたＧＮＤ信号が第３の磁性体領域３０に入力した場合、図２（ａ）に示すように、第３の磁性体領域３０は上向きの磁化方向となる。よって、第２の磁性体領域２８及び第２の伝導体領域３４を介して上向きスピンに偏極したスピン電流が、第３の磁性体領域３０に流れ込むことが可能となる。
【００４５】
一方、第１の磁性体領域２６は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第１の伝導体領域３２を介して第３の磁性体領域３０に流れ込もうとするが、第３の磁性体領域３０が上向きスピンであるため、流れ込むことができない。
【００４６】
よって、スピントランジスタ１は、第３の磁性体領域３０からＧＮＤ信号を出力する。
【００４７】
（効果）
第１の実施の形態におけるスピントランジスタによれば、キャリアのスピン情報を利用した素子において、チャネル領域の寸法やその他の揺らぎ等による待機時消費電力といった問題を解決することができる。
【００４８】
［第２の実施の形態］
図５は、第２の実施の形態に係るカスケード接続されたスピントランジスタの回路図である。次に、第１の実施の形態のスピントランジスタをカスケード接続した回路について説明する。以下に記載の各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。
【００４９】
（構成）
この図５に示す回路は、スピントランジスタ５（第１のスピントランジスタ）とスピントランジスタ６（第２のスピントランジスタ）がカスケード接続されている。以下に、それぞれのスピントランジスタの構成について説明する。なお、スピントランジスタ５、６の主な構成は、スピントランジスタ１と同様であるので、異なる部分について説明する。また、以下では、説明を簡略化するために、伝導体領域についての説明は省略する。
【００５０】
スピントランジスタ５は、図５に示すように、第１〜第３の磁性体領域５０〜５２を備えて概略構成されている。第１の磁性体領域５０は、Ｖｃｃ信号の入力により、磁化方向が下向きになる強磁性体からなる。第２の磁性体領域５１は、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。第３の磁性体領域５２は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。
【００５１】
スピントランジスタ６は、図５に示すように、第１〜第３の磁性体領域６０〜６２を備えて概略構成されている。第１の磁性体領域６０（第４の磁性体領域）は、Ｖｃｃ信号の入力により、磁化方向が上向きになる強磁性体からなる。第２の磁性体領域６１（第５の磁性体領域）は、ＧＮＤ信号の入力により、磁化方向が下向きとなる強磁性体からなる。第３の磁性体領域６２（第６の磁性体領域）は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。以下に、図５に示す回路の動作について説明する。
【００５２】
（動作）
前段から出力されたＶｃｃ信号が、スピントランジスタ５の第３の磁性体領域５２に入力した場合、第３の磁性体領域５２は下向きの磁化方向になる。また、第１の磁性体領域５０は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域５０を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域５２に流れ込むことが可能となる。
【００５３】
一方、スピントランジスタ５の第２の磁性体領域５１は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第３の磁性体領域５２に流れ込もうとするが、第３の磁性体領域５２が下向きスピンであるため、流れ込むことができない。
【００５４】
よって、スピントランジスタ５は、第３の磁性体領域５２からＶｃｃ信号を出力する。
【００５５】
続いて、スピントランジスタ５から出力されたＶｃｃ信号が、スピントランジスタ６の第３の磁性体領域６２に入力すると、第３の磁性体領域６２は下向きの磁化方向になる。また、第２の磁性体領域６１は、入力したＧＮＤ信号により、下向きの磁化方向になる。よって、第２の磁性体領域６１を介して下向きスピンに偏極したスピン電流が、第３の磁性体領域６２に流れ込むことが可能となる。
【００５６】
一方、スピントランジスタ６の第１の磁性体領域６０は、電源部から供給されるＶｃｃ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第３の磁性体領域６２に流れ込もうとするが、第３の磁性体領域６２が下向きスピンであるため、流れ込むことができない。
【００５７】
よって、スピントランジスタ６は、第３の磁性体領域６２からＧＮＤ信号を出力する。
【００５８】
（効果）
第２の実施の形態によれば、低消費電力を特徴とするスピントランジスタを用いた素子のカスケード接続を実現することが可能となる。
【００５９】
［第３の実施の形態］
次に、論理演算回路の一例として、スピントランジスタを用いたＮＡＮＤ演算回路について説明する。ＮＡＮＤ演算回路は、集積回路に多数用いられるので、ＮＡＮＤ演算回路を構成する要素が少なくなることで占有面積が小さくなり、集積回路全体の面積を小さくすることができる。
【００６０】
（構成）
図６（ａ）、（ｃ）、図７（ａ）及び（ｂ）は、第３の実施の形態に係るスピントランジスタを用いたＮＡＮＤ演算回路の回路図である。図６（ｂ）は、第３の実施の形態に係るＮＡＮＤ演算回路の真理値表である。
【００６１】
このＮＡＮＤ演算回路７は、図６（ａ）に示すように、第１〜第６の磁性体領域７０〜７５を備えて概略構成されている。ＮＡＮＤ演算回路７は、第１〜第６の磁性体領域７０〜７５のそれぞれの間に、伝導体領域が形成されている。第１の磁性体領域７０は、電源電圧Ｖｃｃ側に接続され、Ｖｃｃ信号の入力により、磁化方向が下向きになる強磁性体からなる。第２の磁性体領域７１は、接地電位ＧＮＤ側に接続され、ＧＮＤ信号の入力により、磁化方向が上向きになる強磁性体からなる。
【００６２】
第３及び第４の磁性体領域７２、７３は、第１の磁性体領域７０と直列になるように、第１及び第２の磁性体領域７０、７１の間に設けられている。第３及び第４の磁性体領域７２、７３は、その直上に、ゲート絶縁膜を介してゲート電極をそれぞれ有する。第３及び第４の磁性体領域７２、７３は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。
【００６３】
第５及び第６の磁性体領域７４、７５は、第２の磁性体領域７１と第４の磁性体領域７３の間に、並列接続となるように形成されている。第５及び第６の磁性体領域７４、７５は、その直上に、ゲート絶縁膜を介してゲート電極をそれぞれ有する。第５及び第６の磁性体領域７４、７５は、Ｖｃｃ信号の入力により、磁化方向が下向きになり、ＧＮＤ信号の入力により、磁化方向が上向きとなる強磁性体からなる。つまり、ＮＡＮＤ演算回路７は、第１の実施の形態における第３の磁性体領域３０を複数組み合わせて第３〜第６の磁性体領域７２〜７５としている。以下に、ＮＡＮＤ演算回路７の動作について説明する。
【００６４】
（動作）
まず、図６（ａ）に示すように、ＩＮ１にＶｃｃ信号が入力し、ＩＮ２にＶｃｃ信号が入力する場合について説明する。なお、ＩＮ１は、第３及び第５の磁性体領域７２、７４の入力を示し、ＩＮ２は、第４及び第６の磁性体領域７３、７５の入力を示すものとする。
【００６５】
前段から出力されたＶｃｃ信号がＩＮ１及びＩＮ２に入力する場合、第３〜６の磁性体領域７２〜７５は下向きの磁化方向になる。また、第１の磁性体領域７０は、電源部から供給されたＶｃｃ信号により、下向きの磁化方向になる。よって、第１の磁性体領域７０を介して下向きスピンに偏極したスピン電流が、第３及び第４の磁性体領域７２、６３に流れ込むことが可能となる。
【００６６】
一方、第２の磁性体領域７１は、入力するＧＮＤ信号により、上向きの磁化方向となる。上向きスピンに偏極したスピン電流は、第５及び第６の磁性体領域７４、７５に流れ込もうとするが、第５及び第６の磁性体領域７４、７５が下向きスピンであるため、流れ込むことができない。
【００６７】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＶｃｃ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（down、down、down）の組み合わせで入出力を行う。
【００６８】
次に、図６（ｃ）に示すように、ＩＮ１にＶｃｃ信号が入力し、ＩＮ２にＧＮＤ信号が入力する場合について説明する。
【００６９】
前段から出力されたＶｃｃ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は下向きの磁化方向になる。また、前段から出力されたＧＮＤ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は上向きの磁化方向になる。
【００７０】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、下向きスピンである第５の磁性体領域７４に流れず、第６の磁性体領域７５に流れ込むことが可能となる。
【００７１】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２に流れ込み、さらに、第４の磁性体領域７３に流れ込もうとするが、第４の磁性体領域７３が上向きスピンであるため、流れ込むことができない。
【００７２】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（down、up、up）の組み合わせで入出力を行う。
【００７３】
次に、図７（ａ）に示すように、ＩＮ１にＧＮＤ信号が入力し、ＩＮ２にＶｃｃ信号が入力する場合について説明する。
【００７４】
前段から出力されたＧＮＤ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は上向きの磁化方向になる。また、前段から出力されたＶｃｃ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は下向きの磁化方向になる。
【００７５】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、下向きスピンである第６の磁性体領域７５に流れず、第５の磁性体領域７４に流れ込むことが可能となる。
【００７６】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２が上向きスピンであるため、流れ込むことができない。
【００７７】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（up、down、up）の組み合わせで入出力を行う。
【００７８】
次に、図７（ｂ）に示すように、ＩＮ１及びＩＮ２にＧＮＤ信号が入力する場合について説明する。
【００７９】
前段から出力されたＧＮＤ信号がＩＮ１に入力する場合、第３及び第５の磁性体領域７２、７４は上向きの磁化方向になる。また、前段から出力されたＧＮＤ信号がＩＮ２に入力する場合、第４及び第６の磁性体領域７３、７５は上向きの磁化方向になる。
【００８０】
第２の磁性体領域７１は、ＧＮＤ信号により、上向きの磁化方向になる。よって、第２の磁性体領域７１を介して上向きスピンに偏極したスピン電流は、第５及び第６の磁性体領域７４、７５に流れ込むことが可能となる。
【００８１】
一方、第１の磁性体領域７０は、電源部から供給されるＶｃｃ信号により、下向きの磁化方向となる。下向きスピンに偏極したスピン電流は、第３の磁性体領域７２が上向きスピンであるため、流れ込むことができない。
【００８２】
よって、ＮＡＮＤ演算回路７は、ＯＵＴとしてＧＮＤ信号を出力する。よってＮＡＮＤ演算回路７は、図６（ｂ）に示す真理値表の（ＩＮ１、ＩＮ２、ＯＵＴ）＝（up、up、up）の組み合わせで入出力を行う。
【００８３】
（効果）
第３の実施の形態によれば、待機時消費電力を低減することが可能な、論理演算回路を構成することが可能となる。
【００８４】
（実施の形態の効果）
以上説明した各実施の形態によれば、ゲート電極３８の直下に反転層を形成することなく、第１又は第２の磁性体領域２６、２８から供給されるスピン偏極した電子を出力するので、消費電力を抑制することができる。
【００８５】
また、以上説明した各実施の形態によれば、スピントランジスタにより回路を構成することにより、従来のトランジスタにより回路を構成する場合と比べ、回路を構成する要素が少なくなるので、占有面積の増大を抑制することができる。
【００８６】
なお、上記した実施の形態は、一例を示したものに過ぎず、本発明を限定するものではない。上記した実施の形態は、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の省略、置き換え、変形、組み合わせ、拡張及び修正等が可能である。
【００８７】
なお、第１の実施の形態におけるスピントランジスタ１は、第３の磁性体領域３０のフェルミ準位を制御するゲート電極３８を備えていたが、例えば、第３の磁性体領域３０に直接コンタクトを形成し、信号を入力する構成であっても良い。同様に、第３の実施の形態において、第３〜第６の磁性体領域７２〜７５に直接コンタクトを形成し、信号を入力する構成であっても良い。
【符号の説明】
【００８８】
１、５、６…スピントランジスタ、７…ＮＡＮＤ演算回路、２６、５０、６０…第１の磁性体領域、２８、５１、６１…第２の磁性体領域、３０、５２、６２…第３の磁性体領域、３２…第１の伝導体領域、３４…第２の伝導体領域、３６…ゲート絶縁膜、３８…ゲート電極
【特許請求の範囲】
【請求項１】
第１の入力端子を有し、前記第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、
第２の入力端子を有し、前記第２の入力端子から入力される前記第１の信号とは異なる第２の信号により前記第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、
第３の入力端子と、第１の出力端子とを有し、前記第３の入力端子から入力される第３の信号により前記第１の磁化方向に偏極して前記第１の磁性体領域から供給される前記第１の信号を前記第１の出力端子から出力し、前記第３の入力端子から入力される前記第３の信号とは異なる第４の信号により前記第２の磁化方向に偏極して前記第２の磁性体領域から供給される前記第２の信号を前記第１の出力端子から出力する第３の磁性体領域と、
を備えたスピントランジスタ。
【請求項２】
請求項１に記載の前記第１〜第２の磁性体領域、及び複数の前記第３の磁性体領域を有する集積回路。
【請求項３】
請求項１に記載の前記第１〜第３の磁性体領域を有する第１のスピントランジスタと、
入力する前記第１の信号により前記第２の磁化方向に偏極する第４の磁性体領域と、入力する前記第２の信号により前記第１の磁化方向に偏極する第５の磁性体領域と、前記第１のトランジスタより出力される前記第１の信号により前記第１の磁化方向に偏極して前記第５の磁性体領域から供給される前記第２の信号を出力し、前記第１のスピントランジスタより出力される前記第２の信号により前記第２の磁化方向に偏極して前記第４の磁性体領域から供給される前記第１の信号を出力する第６の磁性体領域と、を有する第２のスピントランジスタと、
を含む集積回路。
【請求項１】
第１の入力端子を有し、前記第１の入力端子から入力される第１の信号により第１の磁化方向に偏極する第１の磁性体領域と、
第２の入力端子を有し、前記第２の入力端子から入力される前記第１の信号とは異なる第２の信号により前記第１の磁化方向とは逆向きの第２の磁化方向に偏極する第２の磁性体領域と、
第３の入力端子と、第１の出力端子とを有し、前記第３の入力端子から入力される第３の信号により前記第１の磁化方向に偏極して前記第１の磁性体領域から供給される前記第１の信号を前記第１の出力端子から出力し、前記第３の入力端子から入力される前記第３の信号とは異なる第４の信号により前記第２の磁化方向に偏極して前記第２の磁性体領域から供給される前記第２の信号を前記第１の出力端子から出力する第３の磁性体領域と、
を備えたスピントランジスタ。
【請求項２】
請求項１に記載の前記第１〜第２の磁性体領域、及び複数の前記第３の磁性体領域を有する集積回路。
【請求項３】
請求項１に記載の前記第１〜第３の磁性体領域を有する第１のスピントランジスタと、
入力する前記第１の信号により前記第２の磁化方向に偏極する第４の磁性体領域と、入力する前記第２の信号により前記第１の磁化方向に偏極する第５の磁性体領域と、前記第１のトランジスタより出力される前記第１の信号により前記第１の磁化方向に偏極して前記第５の磁性体領域から供給される前記第２の信号を出力し、前記第１のスピントランジスタより出力される前記第２の信号により前記第２の磁化方向に偏極して前記第４の磁性体領域から供給される前記第１の信号を出力する第６の磁性体領域と、を有する第２のスピントランジスタと、
を含む集積回路。
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【公開番号】特開２０１１−２４３７１６（Ｐ２０１１−２４３７１６Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１３８７３（Ｐ２０１０−１１３８７３）
【出願日】平成２２年５月１８日（２０１０．５．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１８日（２０１０．５．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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