センシング装置および電子機器

【課題】基板上の電源線に発生したノイズがセンシング装置に及ぼす影響を軽減する。
【解決手段】受光素子の受光量に応じた検出電流Ｉｔを生成する単位回路Ｐと、単位回路Ｐの制御に用いられる制御回路１０と、単位回路Ｐの電源電位が供給される単位回路用電源線群２０と、制御回路１０の電源電位が供給される制御回路用電源線群３０と、が絶縁性の基板１０１上に形成され、単位回路用電源線群２０と制御回路用電源線群３０とは基板１０１上で電気的に切り離されているセンシング装置１００。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出素子の状態に応じた信号を出力するセンシング装置および電子機器に関する。
【背景技術】
【０００２】
従来、検出素子の状態に応じた信号を生成するセンサ回路と、センサ回路の制御に用いられる回路とが絶縁性の基板上に形成されるという構成が知られている（例えば特許文献１）。特許文献１には、光センサを含むセンサ回路と、センサ回路を駆動するための駆動回路と、センサ回路で生成される信号（データ）の外部への出力を制御するデータ出力回路とがガラス基板上に形成される構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２７１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に開示された技術では、同一種類の電源電位が、基板上に形成されたセンサ回路および制御回路（駆動回路、データ出力回路）の各々に供給される。したがって、特許文献１に開示された技術では、センサ回路および制御回路に接続される電源線は共通であると考えられる。このため、電源線にノイズが発生すると、センサ回路および制御回路の双方がノイズの影響を受けてしまうという問題があった。
以上の事情に鑑みて、本発明は、基板上の電源線に発生したノイズがセンシング装置に及ぼす影響を軽減するという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係るセンシング装置は、検出素子の状態に応じた検出信号を生成する単位回路と、単位回路の制御に用いられる制御回路と、単位回路の電源電位が供給される単位回路用電源線群と、制御回路の電源電位が供給される制御回路用電源線群と、が絶縁性の基板上に形成され、単位回路用電源線群と制御回路用電源線群とは基板上で電気的に切り離されている。
【０００６】
この態様によれば、単位回路用電源線群と制御回路用電源線群とは基板上で電気的に切り離されているから、単位回路用電源線群および制御回路用電源線群のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できるという利点がある。
【０００７】
本発明に係るセンシング装置の具体的な態様において、単位回路用電源線群は、第１電位が供給される第１高位線と、第１電位より低い第２電位が供給される第１低位線とを含み、単位回路は、検出信号が供給される検出線と第１高位線との間に配置され、ゲートの電位に応じた検出信号を生成するトランジスタを備え、検出素子は、トランジスタのゲートと第１低位線との間に配置される。
【０００８】
本発明に係るセンシング装置の態様において、制御回路は、単位回路を駆動する駆動回路を含み、制御回路用電源線群は、駆動回路の電源電位が供給される第１電源線を含む。より具体的には、単位回路用電源線群は、第１電位が供給される第１高位線と、第１電位より低い第２電位が供給される第１低位線とを含み、単位回路は、検出信号を生成するトランジスタと、第１高位線とトランジスタのゲートとの間に配置されてゲートがリセット線に接続されるリセットトランジスタと、検出線に対する検出信号の供給の可否を決定するとともに、ゲートが選択線に接続される選択トランジスタと、を備え、駆動回路は、リセット線に対してリセット信号を出力し、選択線に対して選択信号を出力する。この態様によれば、単位回路用電源線群（第１高位線および第１低位線）と、第１電源線とは基板上で電気的に切り離されているから、単位回路用電源線群および第１電源線のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できるという利点がある。
【０００９】
また、第１電源線は、第１電位より高い第３電位が供給される第２高位線と、第３電位より低い第４電位が供給される第２低位線とからなり、駆動回路が第３電位をリセット線に出力することで、リセットトランジスタがオン状態になることが好適である。この態様によれば、リセットトランジスタを確実にオン状態に遷移させることができるから、トランジスタのゲートの初期化（リセット）を確実に行うことができる。
【００１０】
本発明に係るセンシング装置の態様において、制御回路は、検出信号を保持するための保持回路をさらに含み、制御回路用電源線群は、保持回路の電源電位が供給される第２電源線を含み、第１電源線と第２電源線とは基板上で電気的に切り離されていることが好適である。この態様によれば、第１電源線と第２電源線とが基板上で電気的に切り離されているから、第１電源線に供給される電源電位および第２電源線に供給される電源電位のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できる。
【００１１】
本発明に係るセンシング装置の態様において、制御回路は、検出信号の外部への出力を制御する出力制御回路を含み、制御回路用電源線群は、出力制御回路の電源電位が供給される第３電源線を含み、第３電源線と第１電源線とは基板上で電気的に切り離されていることが好適である。この態様によれば、第３電源線と第１電源線とは電気的に切り離されているから、第１電源線および第３電源線のうちの何れか一方にノイズが発生した場合にも、他方の電源線が当該ノイズの影響を受けることを抑制できる。
【００１２】
本発明に係るセンシング装置の態様において、制御回路は、検出信号を保持するための保持回路を含み、制御回路用電源線群は、保持回路の電源電位が供給される第２電源線を含むという態様とすることができる。例えば、単位回路と、保持回路と、単位回路用電源線群と、第２電源線とが絶縁性の基板上に形成され、駆動回路や出力制御回路は基板上に形成されないという態様とすることもできる。この態様でも、単位回路用電源線群と、第２電源線とは基板上で電気的に切り離されているから、単位回路用電源線群および第２電源線のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できるという利点がある。
【００１３】
本発明に係るセンシング装置の態様において、検出信号を保持するための保持回路と、検出信号の外部への出力を制御する出力制御回路と、を含み、制御回路用電源線群は、保持回路の電源電位が供給される第２電源線と、出力制御回路の電源電位が供給される第３電源線と、を含み、第２電源線と第３電源線とは基板上で電気的に切り離されているという態様とすることもできる。例えば、単位回路と、保持回路と、出力制御回路と、単位回路用電源線群と、第２電源線と、第３電源線とが絶縁性の基板上に形成され、駆動回路は基板上に形成されないという態様とすることもできる。この態様によれば、第２電源線と第３電源線とは基板上で電気的に切り離されているから、第２電源線および第３電源線のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できる。
【００１４】
また、本発明に係るセンシング装置の態様において、制御回路は、検出信号の外部への出力を制御する出力制御回路と、を含み、制御回路用電源線群は、出力制御回路の電源電位が供給される第３電源線を含むという態様とすることもできる。例えば、単位回路と、出力制御回路と、単位回路用電源線群と、第３電源線とが絶縁性の基板上に形成され、駆動回路や保持回路は基板上に形成されないという態様とすることもできる。この態様でも、単位回路用電源線群と、第３電源線とは基板上で電気的に切り離されているから、単位回路用電源線群および第３電源線のうちの何れか一方にノイズが発生した場合にも、他方が当該ノイズの影響を受けることを抑制できるという利点がある。
【００１５】
さらに、本発明に係るセンシング装置の具体的な態様において、第２電源線は、第５電位が供給される第３高位線と、第５電位より低い第６電位が供給される第３低位線とからなり、保持回路は、第１電極と、第３低位線が接続される第２電極とを有する容量素子と、入力側に第１電極が接続されるとともに、第３高位線および第３低位線が接続されるアンプと、を備える。また、本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の機器としては、タッチパネル、スキャナ、カメラ、静脈認証センサ、赤外線センサなどがある。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係るセンシング装置の構成を示す図である。
【図２】光検出回路の具体的な構成を示す回路図である。
【図３】センシング装置の動作に利用される各信号の具体的な波形を示す図である。
【図４】リセット期間における単位回路の動作を示す図である。
【図５】センシング期間における単位回路の動作を示す図である。
【図６】読出期間における単位回路の動作を示す図である。
【図７】保持回路の具体的な構成を示す回路図である。
【図８】シフトレジスタの具体的な構成を示す図である。
【図９】対比例の構成を示す図である。
【図１０】本発明の第２実施形態に係るセンシング装置の構成を示す図である。
【図１１】同実施形態に係る保持回路の具体的な構成を示す回路図である。
【図１２】本発明の第３実施形態に係るセンシング装置の構成を示す図である。
【図１３】シフトレジスタの具体的な動作を示すタイミングチャートである。
【図１４】本発明の第４実施形態に係るセンシング装置の構成を示す図である。
【図１５】本発明の変形例に係る単位回路用電源線群と制御回路用電源線群との接続態様を示す図である。
【図１６】本発明の変形例に係るセンシング装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係るセンシング装置１００の構成を示す図である。図１に示すように、センシング装置１００は、受光量に応じた大きさの受光信号を出力する受光素子Ｑを各々が有する複数の単位回路Ｐと、各単位回路Ｐの制御に用いられる制御回路１０と、各単位回路Ｐの電源電位が供給される単位回路用電源線群２０と、制御回路１０の電源電位が供給される制御回路用電源線群３０とを含む。複数の単位回路Ｐと、制御回路１０と、単位回路用電源線群２０と、制御回路用電源線群３０とは、基板１０１上に形成される。基板１０１は、ガラスなどの絶縁性材料で形成される。制御回路１０は、駆動回路１２と、保持回路１４と、出力制御回路１６とを含む。制御回路１０には、センシング装置１００の動作を規定する各種の信号が外部の信号生成回路４０から供給される。
【００１８】
単位回路用電源線群２０は、第１高位線２１と第１低位線２２とからなる。第１高位線２１および第１低位線２２は、各単位回路Ｐに接続される。第１高位線２１の端子Ｔ１には、電位生成部５０にて生成される第１電位AVDD1が供給され、第１低位線２２の端子Ｔ２には、電位生成部５０にて生成される第２電位AVSS1（＜AVDD1）が供給される。制御回路用電源線群３０は、第２高位線３１と第２低位線３２とからなる。第２高位線３１および第２低位線３２は、駆動回路１２、保持回路１４および出力制御回路１６の各々に接続される。第２高位線３１の端子Ｔ３には、電位生成部５０にて生成される第３電位DVDD1（＞AVDD1）が供給され、第２低位線３２の端子Ｔ４には、電位生成部５０にて生成される第４電位DVSS1（＜DVDD1）が供給される。
【００１９】
電位生成部５０は、電源６０から出力される電位に基づいて、各単位回路Ｐの電源電位（AVDD1、AVSS1）および制御回路１０の電源電位（DVDD1、DVSS1）を生成する。電位生成部５０は、基板１０１に接続された配線基板（例えばＦＰＣ（flexible Printed Circuit）など）に実装される。つまり、電位生成部１０１は、基板１０１上には実装されない。
【００２０】
単位回路用電源線群２０と制御回路用電源線群３０とは基板１０１上で電気的に切り離されている。より具体的には、基板１０１上において、単位回路用電源線群２０（第１高位線２１、第１低位線２２）および制御回路用電源線群３０（第２高位線３１、第２低位線３２）は、互いに離れて形成されて互いに非導通の関係にある（互いに電気的に独立している）。
【００２１】
各単位回路Ｐは基板１０１上の検出領域１０３に面上に配列される。より具体的には以下のとおりである。検出領域１０３には、Ｘ方向に延在するｍ本の制御線７０と、Ｘ方向に直交するＹ方向に延在するｎ本の検出線８０とが形成される（ｍおよびｎは２以上の自然数）。各単位回路Ｐは、制御線７０と検出線８０との交差に対応する位置に配置される。したがって、これらの単位回路Ｐは縦ｍ行×横ｎ列のマトリクス状に配列する。
【００２２】
図２は、単位回路Ｐの具体的な構成を示す回路図である。図２においては、第ｉ行（１≦ｉ≦ｍ）に属するひとつの単位回路Ｐが示されている。単位回路Ｐは、Ｎチャネル型のリセットトランジスタＴｒｅと、Ｎチャネル型の増幅トランジスタＴａと、Ｎチャネル型の選択トランジスタＴｓｅｌと、例えばフォトダイオードなどの受光素子Ｑとを備える。図２に示すように、制御線７０は、各々がＸ方向に延在するリセット線７２と選択線７４とからなる。
【００２３】
図２に示すように、増幅トランジスタＴａは、第１高位線２１と検出線８０との間に配置され、ゲートの電位に応じた検出電流Ｉｔ（検出信号）を生成する。増幅トランジスタＴａのゲートには受光素子Ｑが接続される。受光素子Ｑの陰極は増幅トランジスタＴａのゲートに接続される一方、陽極は第１低位線２２に接続される。リセットトランジスタＴｒｅは、第１高位線２１と増幅トランジスタＴａのゲートとの間に配置される。リセットトランジスタＴｒｅのドレインは第１高位線２１に接続される一方、ソースは増幅トランジスタＴａのゲートに接続される。また、リセットトランジスタＴｒｅのゲートはリセット線７２に接続される。選択トランジスタＴｓｅｌは、第１高位線２１と検出線８０との間に配置されて増幅トランジスタＴａと直列的に接続される。選択トランジスタＴｓｅｌのゲートは選択線７４に接続される。
【００２４】
図１に示す駆動回路１２は、各単位回路Ｐを駆動するための手段である。より具体的には、駆動回路１２は、各単位回路Ｐを駆動するためのリセット信号ＲＥＳおよび選択信号ＳＥＬを各制御線７０に出力する。第ｉ行の制御線７０のリセット線７２にはリセット信号ＲＥＳ[ｉ]が供給され、第ｉ行の制御線７０の選択線７４には選択信号ＳＥＬ[ｉ]が供給される。図３は、センシング装置１００の動作に利用される各信号の具体的な波形を示す図である。図３に示すように、各単位期間Ｔ内において、リセット信号ＲＥＳ[１]〜ＲＥＳ[ｍ]および選択信号ＳＥＬ[１]〜ＳＥＬ[ｍ]は順次アクティブレベル（ハイレベル）に遷移する。
【００２５】
図３に示すように、各単位期間Ｔにおいて、ｍ行の各々について動作期間Ｔｄが設定される。各動作期間Ｔｄは、初期化期間Ｔｒとセンシング期間Ｔｓと読出期間Ｔｏとデータ保持期間Ｔｋと出力期間Ｔｕとからなる。各動作期間Ｔｄのリセット期間Ｔｒにおいて、リセット信号ＲＥＳはハイレベルに設定される。リセット期間Ｔｒの後のセンシング期間Ｔｓにおいて、リセット信号ＲＥＳおよび選択信号ＳＥＬはローレベルに設定される。センシング期間Ｔｓの後の読出期間Ｔｏにおいて、選択信号ＳＥＬはハイレベルに設定される。読出期間Ｔｏの後のデータ保持期間Ｔｋ、および、データ保持期間Ｔｋの後の出力期間Ｔｕの各々において、リセット信号ＲＥＳおよび選択信号ＳＥＬはローレベルに設定される。
【００２６】
次に、図３〜図６を参照しながら、単位回路Ｐの動作を説明する。ここでは、第ｉ行の動作期間Ｔｄにおける具体的な動作について説明する。図３に示すように、リセット期間Ｔrにおいては、リセット信号ＲＥＳ[ｉ]はハイレベルに設定されるから、リセットトランジスタＴｒｅはオン状態になる。本実施形態では、駆動回路１２は、ハイレベルのリセット信号ＲＥＳ[ｉ]として、第３電位DVDD1をリセット線７２へ出力する。第３電位DVDD1は、第１高位線２１に供給される第１電位AVDD1よりも高く、かつ、リセットトランジスタＴｒｅが確実にオン状態となるような値に設定される。したがって、図４に示すように、増幅トランジスタＴａのゲートの電位は第１電位AVDD1に設定（リセット）される。
【００２７】
図３に示すように、センシング期間Ｔｓにおいては、リセット信号ＲＥＳ[ｉ]および選択信号ＳＥＬ[ｉ]はローレベルに遷移するから、図５に示すように、リセットトランジスタＴｒｅおよび選択トランジスタＴｓｅｌはオフ状態に遷移する。このとき、増幅トランジスタＴａのゲートの電位は、受光素子Ｑの電圧Ｖｐｄに応じた値に設定される。受光素子Ｑの電圧Ｖｐｄは、受光素子Ｑに対して入射される光量に応じて決まる。
【００２８】
図３に示すように、読出期間Ｔoにおいては、選択信号ＳＥＬ[ｉ]がハイレベルに遷移するから、図６に示すように、選択トランジスタＴｓｅｌがオン状態になる。このとき、増幅トランジスタＴａのゲートの電位に応じた大きさの検出電流Ｉｔ（検出信号）が検出線８０を流れる。
【００２９】
センシング期間Ｔｓにおいて、指などの物体が検出領域１０３に影を落としながら接触または接近すると、影になった領域に対応して設けられた受光素子Ｑの受光量が変化して受光素子Ｑの電圧Ｖｐｄが変化する。そして、読出期間Ｔｏにおいて、受光量に応じた検出電流Ｉｔ（検出信号）が検出線８０に出力される。
【００３０】
再び図１に戻って説明を続ける。保持回路１４は、検出電流Ｉｔ（検出信号）を保持するための手段（サンプルホールド回路ＳＨ）である。本実施形態では、検出線８０毎に保持回路１４が設けられている。図７は、保持回路１４の具体的な構成を示す回路図である。図７においては、第ｊ列（１≦ｊ≦ｎ）の検出線８０に対応して設けられた保持回路１４の構成が例示されているが、他の列の検出線８０に対応する保持回路１４も同じ構成である。
【００３１】
図７に示すように、保持回路１４は、検出信号を保持するための容量素子Ｃと、容量素子Ｃに保持された検出信号を増幅して出力するためのアンプＡｐとを含む。容量素子Ｃは第１電極Ｌ１と第２電極Ｌ２とを有する。第１電極Ｌ１は、アンプＡｐの入力側に接続される一方、第２電極Ｌ２は、第４電位DVSS1が供給される第２低位線３２に接続される。アンプＡｐには、第２高位線３１および第２低位線３２が接続され、第３電位DVDD1および第４電位DVSS1が電源電位として供給される。
【００３２】
本実施形態では、保持回路１４は、プリチャージ用トランジスタＴｐと、スイッチング素子Ｇとをさらに含む。スイッチング素子Ｇの一方の端子は検出線８０に接続され、他方の端子は容量素子Ｃの第１電極Ｌ１およびアンプＡｐの入力側に接続される。なお、サンプリング信号ＳＨＧは、各保持回路１４内のスイッチング素子Ｇに対して一斉に供給される。また、プリチャージ用トランジスタＴｐの一方の電極は検出線８０に接続され、他方の電極はプリチャージ電位Ｖｐが供給される定電位線に接続される。プリチャージ用トランジスタＴｐのゲートには、信号生成回路４０から出力されるプリチャージ信号ＰＲＥＧが供給される。なお、プリチャージ信号ＰＲＥＧは、各保持回路１４内のプリチャージ用トランジスタＴｐに対して一斉に供給される。図３に示すように、各単位期間Ｔ内の動作期間Ｔｄ毎に、プリチャージ信号ＰＲＥＧおよびサンプリング信号ＳＨＧはアクティブレベル（ハイレベル）に遷移する。
【００３３】
図１に示す出力制御回路１６は、検出電流Ｉｔ（検出信号）の外部への出力を制御する手段である。出力制御回路１６は、外部へ繋がる出力線１０５と各保持回路１４との間に各々が介在する複数（ｎ個）のスイッチＳＷと、動作信号ＸＳＥＬ[１]〜ＸＳＥＬ[ｎ]を各スイッチＳＷに出力するシフトレジスタ１８とを含む。図３に示すように、各出力期間Ｔｕ内において、動作信号ＸＳＥＬ[１]〜ＸＳＥＬ[ｎ]は順次アクティブレベル（ハイレベル）に遷移する。
【００３４】
図８は、シフトレジスタ１８の具体的な構成を示す図である。図８に示すように、シフトレジスタ１８は、ＮＡＮＤゲート９１と、クロックドインバータ９２と、ＮＯＴゲート９３とを各々が含む複数の単位回路９０で構成される。各単位回路９０は、当該単位回路９０に入力されるクロック信号（ＣＬＫＡ、ＣＬＫＢ）に応じて、動作信号ＸＳＥＬを生成するとともに、入力信号ＸＳＰを次段の単位回路９０へ転送する。詳細な図示は省略するが、シフトレジスタ１８には、第２高位線３１および第２低位線３２が接続され、第３電位DVDD1および第４電位DVSS1が電源電位として供給される。
【００３５】
次に、図３を参照しながら、保持回路１４および出力制御回路１６の動作を説明する。ここでは、第ｉ行の動作期間Ｔｄにおける具体的な動作について説明する。図３に示すように、リセット期間Ｔｒにおいて、プリチャージ信号ＰＲＥＧおよびサンプリング信号ＳＨＧはハイレベルに設定されるから、プリチャージ用トランジスタＴｐおよびスイッチング素子Ｇはオン状態になる。これにより、各検出線８０の電位はプリチャージ電位Ｖｐに設定されるとともに、容量素子Ｃに残存している電荷が放電（リセット）される。
【００３６】
図３に示すように、センシング期間Ｔｓにおいては、プリチャージ信号ＰＲＥＧはローレベルに遷移するから、プリチャージ用トランジスタＴｐはオフ状態に遷移する。一方、サンプリング信号ＳＨＧはハイレベルに維持されるから、スイッチング素子Ｇはオン状態に維持される。
【００３７】
図３に示すように、読出期間Ｔｏにおいては、サンプリング信号ＳＨＧは、読出期間Ｔoの終点の直前までハイレベルに維持されるから、検出線８０に出力される検出電流Ｉｔは、オン状態のスイッチング素子Ｇを介して容量素子Ｃへ供給される。そして、サンプリング信号ＳＨＧは、読出期間Ｔoの終点の直前でローレベルに遷移するから、スイッチング素子Ｇはオフ状態になる。これにより、容量素子Ｃはフローティング状態になる。
【００３８】
なお、本実施形態において、サンプリング信号ＳＨＧは、リセット期間Ｔｒの始点から、読出期間Ｔｏの終点の直前にわたってハイレベルに設定されているが、これに限らず、例えばリセット期間Ｔｒが終了すると一旦ローレベルに遷移し、読出期間Ｔｏが開始すると再びハイレベルに遷移するという態様とすることもできる。
【００３９】
図３に示すように、データ保持期間Ｔｋにおいては、選択信号ＳＥＬ[ｉ]がローレベルに遷移するから、単位回路Ｐにおける選択トランジスタＴｓｅｌはオフ状態になる。したがって、単位回路Ｐにて生成される検出電流Ｉｔの検出線８０に対する出力も停止する。読出期間Ｔｏにて各検出線８０に出力された検出電流Ｉｔの電荷は、各保持回路１４の容量素子Ｃに保持される。
【００４０】
図３に示すように、出力期間Ｔｕにおいては、動作信号ＸＳＥＬ[１]〜ＸＳＥＬ[ｎ]は順次ハイレベルに遷移するから、ｎ個のスイッチＳＷの各々は順次にオン状態に遷移する。したがって、各保持回路１４の容量素子Ｃに保持される検出電流Ｉｔは、スイッチＳＷを介して出力線１０５に順次出力される。以上に説明したように、本実施形態に係るセンシング装置１００は、検出素子（受光素子Ｑ）の状態に応じた検出信号（検出電流Ｉｔ）を出力線１０５に出力する。本実施形態では、出力線１０５は外部の検出回路（図示省略）に接続されている。
【００４１】
図９は、単位回路用電源線群２０と制御回路用電源線群３０とが基板１０１上で電気的に接続されている態様（以下、「対比例」という）を示す図（図１に対応）である。対比例においては、第１高位線２１および第２高位線３１は電気的に接続され、両者には第３電位DVDD1が供給されている。また、第１低位線２２および第２低位線３２は電気的に接続され、両者には第４電位DVSS1が供給されている。この態様では、例えば制御回路１０（駆動回路１２、保持回路１４、出力制御回路１６）の動作によって第３電位DVDD1にノイズが発生すると、第３電位DVDD1が供給される第１高位線２１に接続された増幅トランジスタＴａのドレインと、増幅トランジスタＴａのゲートとの間に存在する寄生容量を介して、当該ゲートの電位にノイズが乗る。そして、読出期間Ｔｏにおいて、当該ノイズは増幅されて検出線８０に出力される。同様に、第４電位DVSS1にノイズが発生すると、第４電位DVSS1が供給される第１低位線２２に接続された受光素子Ｑを介して、増幅トランジスタＴａのゲートの電位にノイズが乗る。そして、読出期間Ｔｏにおいて、当該ノイズは増幅されて検出線８０に出力される。すなわち、制御回路１０の動作によって電源電位にノイズが発生すると、各単位回路Ｐも当該ノイズの影響を受けてしまうという問題が起こる。同様に、各単位回路Ｐの動作によって電源電位にノイズが発生すると、制御回路１０も当該ノイズの影響を受けてしまうという問題が起こる。
【００４２】
これに対して、本実施形態では、単位回路用電源線群２０と制御回路用電源線群３０とが基板１０１上で電気的に切り離されているから、例えば制御回路１０の動作によって制御回路用電源線群３０に供給される電源電位（DVDD1、DVSS1）にノイズが発生しても、当該ノイズが、単位回路用電源線群２０に供給される電源電位（AVDD1、AVSS1）に乗ることを防止できる。すなわち、各単位回路Ｐがノイズの影響を受けることを防止できるという利点がある。同様に、例えば各単位回路Ｐの動作によって単位回路用電源線群２０に供給される電源電位（（AVDD1、AVSS1）にノイズが発生しても、制御回路１０がノイズの影響を受けることを防止できるという利点がある。
【００４３】
また、本実施形態では、ガラスなどの絶縁性材料で基板１０１が形成されるため、シリコンなどの半導体で基板１０１が形成される態様に比べて製作コストを低減できるという利点があり、検出領域１０３の面積が大型化するほど、そのコストメリットは大きくなる。ところで、ガラスで基板１０１が形成される態様においては、シリコンなどの半導体で基板１０１が形成される態様に比べて、基板１０１上に形成された電源線にノイズが乗りやすい。このため、製作コストを低減しつつノイズの影響を抑制するという観点からすると、ガラスで形成された基板１０１上において、単位回路用電源線群２０と制御回路用電源線群３０とを電気的に切り離すという本実施形態の構成は格別に有効である。
【００４４】
＜Ｂ：第２実施形態＞
図１０は、本発明の第２実施形態に係るセンシング装置１００の構成を示す図である。第２実施形態においては、検出回路用電源線群３０は、第１電源線３３と第２電源線３４とを含み、第１電源線３３と第２電源線３４とは基板１０１上で電気的に切り離されている点で第１実施形態と相違する。
【００４５】
図１０に示すように、第１電源線３３は、第２高位線３１と第２低位線３２とからなり、これらは、駆動回路１２および出力制御回路１６の各々に接続される。第１実施形態と同様に、第２高位線３１の端子Ｔ３には、電位生成部５０にて生成される第３電位DVDD1（＞AVDD1）が供給され、第２低位線３２の端子Ｔ４には、電位生成部５０にて生成される第４電位DVSS1（＜DVDD1）が供給される。
【００４６】
一方、第２電源線３４は、第３高位線３５と第３低位線３６とからなり、これらは、保持回路１４に接続される。第３高位線３５の端子Ｔ５には、電位生成部５０にて生成される第５電位AVDD2が供給され、第３低位線３６の端子Ｔ６には、電位生成部５０にて生成される第６電位AVSS2（＜AVDD2）が供給される。したがって、図１１に示すように、保持回路１４における容量素子Ｃの第２電極Ｌ２には第３低位線３６が接続され、当該第２電極Ｌ２には第６電位AVSS2が供給される。また、アンプＡｐには、第３高位線３５および第３低位線３６が接続され、第５電位AVDD2および第６電位AVSS2が電源電位として供給される。
【００４７】
前述の第１実施形態においては、制御回路１０（駆動回路１２、保持回路１４、出力制御回路１６）に接続される電源線（第２高位線３１および第２低位線３２）は共通である。このため、例えば第２低位線３２にノイズが乗ると、当該第２低位線３２に接続された容量素子Ｃを介してアンプＡｐにノイズが乗る。そして、出力期間Ｔｕにおいて、当該ノイズは増幅されて出力線１０５に出力される。同様に、第２高位線３１にノイズが乗ると、第２高位線３１に接続されたアンプＡｐにノイズが乗る。そして、出力期間Ｔｕにおいて、当該ノイズは増幅されて出力線１０５に出力される。
【００４８】
これに対して、第２実施形態では、保持回路１４の電源電位（AVDD2、AVSS2）が供給される第２電源線３４は、第２高位線３１および第２低位線３２（第１電源線３３）と基板１０１上で電気的に切り離されているから、第１電源線３３に発生したノイズが第２電源線３４に乗ることを防止できる。すなわち、保持回路１４が、第１電源線３３に発生したノイズの影響を受けることを防止できるという利点がある。
【００４９】
＜Ｃ：第３実施形態＞
図１２は、本発明の第３実施形態に係るセンシング装置１００の構成を示す図である。第３実施形態においては、検出回路用電源線群３０は、第１電源線３３と第３電源線３７とを含み、第１電源線３３と第３電源線３７とは基板１０１上で電気的に切り離されている点で第１実施形態と相違する。
【００５０】
図１２に示すように、第１電源線３３は、第２高位線３１と第２低位線３２とからなり、これらは、駆動回路１２および保持回路１４の各々に接続される。一方、第３電源線３７は、第４高位線３８と第４低位線３９とからなり、これらは、出力制御回路１６（シフトレジスタ１８）に接続される。第４高位線３８の端子Ｔ７には、電位生成部５０にて生成される第７電位DVDD2が供給され、第４低位線３９の端子Ｔ８には、電位生成部５０にて生成される第８電位DVSS2（＜DVDD2）が供給される。
【００５１】
前述の第１実施形態においては、制御回路１０（駆動回路１２、保持回路１４、出力制御回路１６）に接続される電源線（第２高位線３１および第２低位線３２）は共通である。このため、例えば第２高位線３１にノイズが乗ると、出力制御回路１６におけるシフトレジスタ１８にもノイズが乗る。これにより、例えば図１３に示すように、第２電位DVDD1が瞬間的に低下すると、シフトレジスタ１８を構成する各単位回路９０は、入力信号ＸＳＰを次段の単位回路９０へ転送することができないという問題が起こる。
【００５２】
これに対して、第３実施形態では、出力制御回路１６の電源電位（DVDD2、DVSS2）が供給される第３電源線３７は、第２高位線３１および第２低位線３２（第１電源線３３）と基板１０１上で電気的に切り離されているから、第１電源線３３に発生したノイズが第３電源線３７に乗ることを防止できる。すなわち、出力制御回路１６におけるシフトレジスタ１８が、第１電源線３３に発生したノイズの影響を受けることを防止できるという利点がある。
【００５３】
＜Ｄ：第４実施形態＞
図１４は、本発明の第４実施形態に係るセンシング装置１００の構成を示す図である。第４実施形態においては、検出回路用電源線群３０は、第１電源線３３と第２電源線３４と第３電源線３７とを含み、これらは基板１０１上で電気的に切り離されている点で第２実施形態と相違する。第３電源線３７の構成は前述の第３実施形態と同じであり、詳細な説明は省略する。
【００５４】
前述したように、第２実施形態では、駆動回路１２および出力制御回路１６に接続される第１電源線３３と、保持回路１４に接続される第２電源線３４とが基板１０１上で電気的に切り離されているから、第１電源線３３にノイズが乗っても、保持回路１４が当該ノイズの影響を受けることを防止できるという利点がある。しかしながら、第２実施形態においては、第１電源線３３が、駆動回路１２および出力制御回路１６に共通に接続されている以上、第１電源線３３にノイズが乗ると、出力制御回路１６におけるシフトレジスタにもノイズが乗り、第３実施形態と同様の問題が起こる。
【００５５】
これに対して、第４実施形態では、駆動回路１２に接続される第１電源線３３と、保持回路１４に接続される第２電源線３４と、出力制御回路１６に接続される第３電源線３７とが基板１０１上で電気的に切り離されているから、第１電源線３３にノイズが乗っても、当該ノイズが第２電源線３４および第３電源線３７に乗ることを防止できる。すなわち、保持回路１４だけでなく出力制御回路１６（シフトレジスタ１８）が、第１電源線３３に発生したノイズの影響を受けることを防止できる。以上より、第４実施形態の構成によれば、第１電源線３３、第２電源線３４および第３電源線３７のうちの何れかの電源線に発生したノイズが、他の電源線に乗ることを防止できるという利点がある。
＜Ｅ：変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００５６】
（１）変形例１
上述の各実施形態においては、駆動回路１２、保持回路１４および出力制御回路１６の各々が基板１０１上に形成されているが、これに限らず、駆動回路１２、保持回路１４および出力制御回路１６のうち何れか１つの要素のみが基板１０１上に形成され、他の要素は基板１０１に接続される配線基板（例えばＦＰＣなど）上に形成されて基板１０１上には形成されないという態様とすることもできる。例えば、駆動回路１２のみが基板１０１上に形成されるという態様とすることもできるし、保持回路１４のみが基板１０１上に形成されるという態様とすることもできるし、出力制御回路１６のみが基板１０１上に形成されるという態様とすることもできる。
【００５７】
また、駆動回路１２、保持回路１４および出力制御回路１６のうちの何れか２つの要素が基板１０１上に形成され、他の要素は基板１０１上に形成されないという態様とすることもできる。例えば、駆動回路１２および保持回路１４が基板１０１上に形成される一方、出力制御回路１６は基板１０１上に形成されないという態様とすることもできるし、駆動回路１２および出力制御回路１６が基板１０１上に形成される一方、保持回路１４は基板１０１上に形成されないという態様とすることもできるし、保持回路１４および出力制御回路１６が基板１０１上に形成される一方、駆動回路１２は基板１０１上に形成されないという態様とすることもできる。
【００５８】
（２）変形例２
第１実施形態においては、単位回路用電源線群２０と制御回路用電源線群３０とが基板１０１上で電気的に接続されない態様が例示されているが、これに限らず、基板１０１上において、単位回路用電源線群２０と制御回路用電源線群３０とが静電保護回路を介して接続されるという態様とすることもできる。例えば、図１５に示すように、第１電位AVDD1が供給される第１高位線２１と、第３電位DVDD1（＞AVDD1）が供給される第３高位線３１との間に静電保護回路２００が介在するという構成を採用することが可能である。図１５の態様において、静電保護回路２００はダイオード２１０で構成されており、当該ダイオード２１０の陽極は第１高位線２１に接続される一方、陰極は第３高位線３１に接続されている。
【００５９】
図１５の態様において、例えば第２高位線３１にノイズが乗ることにより、第３電位DVDD1が瞬間的に上昇しても、第２高位線３１と第１高位線２１との間の電圧が、ダイオード２１０の逆バイアス電圧を上回らない限りは、両者が電気的に接続（導通）することはない。同様に、例えば第１高位線２１にノイズが乗ることにより、第１電位AVDD1が瞬間的に低下しても、第１高位線２１と第２高位線３１との間の電圧が、ダイオード２１０の逆バイアス電圧を上回らない限りは、両者が電気的に接続することはない。すなわち、静電保護回路２００の保護範囲を超えるようなノイズが発生しない限りは、第１高位線２１と第２高位線３１とは電気的に切り離されていると言える。他の実施形態においても同様に、単位回路用電源線群２０と制御回路用電源線群３０との間に前述の静電保護回路２００が介在するという構成を採用することができる。
【００６０】
なお、静電保護回路２００が介在する２本の電源線の組み合わせは任意である。例えば、第２実施形態においては、制御回路用電源線群３０を構成する第１電源線３３と第２電源線３４との間に静電保護回路２００が介在するという構成を採用することもできる。同様に、第３実施形態においては、制御回路用電源線群３０を構成する第１電源線３３と第３電源線３７との間に静電保護回路２００が介在するという構成を採用することもできる。さらに、第４実施形態においては、制御回路用電源線群３０を構成する第１電源線３３、第２電源線３４および第３電源線３７の各々の間に静電保護回路２００が介在するという構成を採用することもできる。
【００６１】
（３）変形例３
上述の各実施形態においては、各単位回路Ｐの電源電位および制御回路１０の電源電位は、同一の電源６０から出力される電位に基づいて生成されているが、これに限らず、各単位回路Ｐの電源電位および制御回路１０の電源電位は、別々の電源から供給されるという態様とすることもできる。例えば、第１実施形態に係るセンシング装置１００においては、図１６に示すように、第１電位AVDD1および第２電位AVSS1を出力する電源６１と、第３電位DVDD1および第４電位DVSS1を出力する電源６２とが、電源６０および電位生成部５０の代わりに設けられるという構成を採用することもできる。
【００６２】
なお、他の実施形態についても同様である。例えば、第２実施形態に係るセンシング装置１００においては、第１電位AVDD1および第２電位AVSS1を出力する電源と、第３電位DVDD1および第４電位DVSS1を出力する電源と、第５電位AVDD2および第６電位AVSS2を出力する電源とが、別々に設けられるという構成を採用することもできる。また、第３実施形態に係るセンシング装置１００においては、第１電位AVDD1および第２電位AVSS1を出力する電源と、第３電位DVDD1および第４電位DVSS1を出力する電源と、第７電位DVDD2および第８電位DVSS2を出力する電源とが、別々に設けられるという構成を採用することもできる。さらに、第４実施形態に係るセンシング装置１００においては、第１電位AVDD1および第２電位AVSS1を出力する電源と、第３電位DVDD1および第４電位DVSS1を出力する電源と、第５電位AVDD2および第６電位AVSS2を出力する電源と、第７電位DVDD2および第８電位DVSS2を出力する電源とが、別々に設けられるという構成を採用することもできる。
【００６３】
（４）変形例４
上述の各実施形態においては、各単位回路Ｐは、受光量に応じた大きさの受光信号を出力する受光素子Ｑを有しているが、これに限らず、各単位回路Ｐが有する検出素子の種類は任意である。例えば、各単位回路Ｐが、対象物の検出領域１０３に対する接触または接近を検出するための接触検出用容量素子を有するという態様とすることもできる。要するに、各単位回路Ｐは、受光素子Ｑなどの検出素子を有するとともに、当該検出素子の状態に応じた検出信号を生成するものであればよい。
【００６４】
＜Ｆ：電子機器＞
本発明に係るセンシング装置１００は、各種の電子機器に利用することができる。この種の機器としては、タッチパネル、スキャナ、カメラ、静脈認証センサ、赤外線センサなどが挙げられる。
【符号の説明】
【００６５】
１０……制御回路、１２……駆動回路、１４……保持回路、１６……出力制御回路、１８……シフトレジスタ、２０……単位回路用電源線群、２１……第１高位線、２２……第１低位線、３０……制御回路用電源線群、３１……第２高位線、３２……第２低位線、３３……第１電源線、３４……第２電源線、３５……第３高位線、３６……第３低位線、３７……第３電源線、３８……第４高位線、３９……第４低位線、３９……第４低位線、７０……制御線、７２……リセット線、７４……選択線、８０……検出線、Ｉｔ……検出電流、Ｐ……単位回路、Ｑ……受光素子。

【特許請求の範囲】
【請求項１】
検出素子の状態に応じた検出信号を生成する単位回路と、
前記単位回路の制御に用いられる制御回路と、
前記単位回路の電源電位が供給される単位回路用電源線群と、
前記制御回路の電源電位が供給される制御回路用電源線群と、が絶縁性の基板上に形成され、
前記単位回路用電源線群と前記制御回路用電源線群とは前記基板上で電気的に切り離されている、
センシング装置。
【請求項２】
前記単位回路用電源線群は、第１電位が供給される第１高位線と、前記第１電位より低い第２電位が供給される第１低位線とを含み、
前記単位回路は、
前記検出信号が出力される検出線と前記第１高位線との間に配置され、ゲートの電位に応じた前記検出信号を生成するトランジスタを備え、
前記検出素子は、前記トランジスタのゲートと前記第１低位線との間に配置される、
請求項１のセンシング装置。
【請求項３】
前記制御回路は、前記単位回路を駆動する駆動回路を含み、
前記制御回路用電源線群は、前記駆動回路の電源電位が供給される第１電源線を含む、
請求項１のセンシング装置。
【請求項４】
前記単位回路用電源線群は、第１電位が供給される第１高位線と、前記第１電位より低い第２電位が供給される第１低位線とを含み、
前記単位回路は、
前記検出信号を生成するトランジスタと、
前記第１高位線と前記トランジスタのゲートとの間に配置されてゲートがリセット線に接続されるリセットトランジスタと、
検出線に対する前記検出信号の供給の可否を決定するとともに、ゲートが選択線に接続される選択トランジスタと、を備え、
前記駆動回路は、前記リセット線に対してリセット信号を出力し、前記選択線に対して選択信号を出力する、
請求項３のセンシング装置。
【請求項５】
前記第１電源線は、前記第１電位より高い第３電位が供給される第２高位線と、前記第３電位より低い第４電位が供給される第２低位線とからなり、
前記駆動回路が前記第３電位を前記リセット線に出力することで、前記リセットトランジスタがオン状態になる、
請求項４のセンシング装置。
【請求項６】
前記制御回路は、
前記検出信号を保持するための保持回路をさらに含み、
前記制御回路用電源線群は、前記保持回路の電源電位が供給される第２電源線を含み、
前記第１電源線と前記第２電源線とは前記基板上で電気的に切り離されている、
請求項３から請求項５の何れかのセンシング装置。
【請求項７】
前記制御回路は、
前記検出信号の外部への出力を制御する出力制御回路を含み、
前記制御回路用電源線群は、前記出力制御回路の電源電位が供給される第３電源線を含み、
前記第３電源線と前記第１電源線とは前記基板上で電気的に切り離されている、
請求項３から請求項６の何れかのセンシング装置。
【請求項８】
前記制御回路は、
前記検出信号を保持するための保持回路を含み、
前記制御回路用電源線群は、前記保持回路の電源電位が供給される第２電源線を含む、
請求項１または請求項２のセンシング装置。
【請求項９】
前記検出信号を保持するための保持回路と、
前記検出信号の外部への出力を制御する出力制御回路と、を含み、
前記制御回路用電源線群は、前記保持回路の電源電位が供給される第２電源線と、前記出力制御回路の電源電位が供給される第３電源線と、を含み、
前記第２電源線と前記第３電源線とは前記基板上で電気的に切り離されている、
請求項１または請求項２のセンシング装置。
【請求項１０】
前記制御回路は、
前記検出信号の外部への出力を制御する出力制御回路と、を含み、
前記制御回路用電源線群は、前記出力制御回路の電源電位が供給される第３電源線を含む、
請求項１または請求項２のセンシング装置。
【請求項１１】
前記第２電源線は、第５電位が供給される第３高位線と、前記第５電位より低い第６電位が供給される第３低位線とからなり、
前記保持回路は、
第１電極と、前記第３低位線が接続される第２電極とを有する容量素子と、
入力側に前記第１電極が接続されるとともに、前記第３高位線および前記第３低位線が接続されるアンプと、を備える、
請求項６、請求項８および請求項９の何れかのセンシング装置。
【請求項１２】
請求項１から請求項１１の何れかのセンシング装置を具備する電子機器。

【図１】