ディジタルＰＷＭ手段
【課題】 簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号であって、加えて、スイッチング周波数のスペクトル強度を低減するＰＷＭ信号を出力するディジタルＰＷＭ手段を実現すること。
【解決手段】
２値以上を持つ信号を出力する手段であって、そのうちの１つの値が継続する時間と該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期を固定しないで変化させることによって、簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号であって、加えて、スイッチング周波数のスペクトル強度を低減するＰＷＭ信号を出力するディジタルＰＷＭ手段を実現できる。
【解決手段】
２値以上を持つ信号を出力する手段であって、そのうちの１つの値が継続する時間と該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期を固定しないで変化させることによって、簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号であって、加えて、スイッチング周波数のスペクトル強度を低減するＰＷＭ信号を出力するディジタルＰＷＭ手段を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング用ＰＷＭ信号の高精度化に関する。
【背景技術】
【０００２】
従来技術（例えば下記特許文献１参照）を使用したＰＷＭ信号を図９に示す。入力信号Ｄａｔａに対して、その数値に対応するデューティ比率を持つ波形を示している。本図では、波形の１周期を６４分割して、この単位でＤａｔａ＝−３１から３１の入力に対して、
デューティ比率が変化するようなっている。具体的には、Ｄａｔａ＝−３１に対して最小のデューティ比率、Ｄａｔａ＝０に対して５０％のデューティ比率、Ｄａｔａ＝３１に対して最大のデューティ比率になるよう出力する様子を示している。
【０００３】
本図においては、波形の低いレベルから高いレベルに立ち上がる部分から、次の立ち上がり部分までの１周期をＰＷＭ信号周期として、Ｄａｔａの値に関わらず固定している。Ｄａｔａ＝−３１から３１までの入力信号値にしか対応できないので、６ビット分解能のＰＷＭ信号出力になっている。
【０００４】
【特許文献１】特開２００４−８８４３１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような従来の方法では、ＰＷＭ信号の分解能がＰＷＭ信号の最小分解能に依存するという問題があった。ＰＷＭ信号の分解能を上げるためには、ＰＷＭ信号の周期を長くしてＰＷＭ信号として表現できる入力信号値の範囲を広げれば良いが、ＰＷＭ信号周期を長くすると、本来の入力信号の周波数とＰＭＷ信号によるスイッチング周波数帯域が近づいて、ＰＷＭ信号をローパスフィルタに通した時のＳ／Ｎ比が悪化するという不具合があり、ＰＷＭ信号周期を長くできない。そのため、従来の方法では、短いＰＷＭ信号周期で高い分解能の信号を表現できないと言う問題があった。また、ＰＷＭ信号周期が固定されているため、スイッチング周波数のスペクトル強度が強く、放射電磁雑音が大きいと言う問題があった。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１記載の発明では、２値以上を持つ信号であって、そのうちの１つの値が継続する時間と、該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期が変化するディジタルＰＷＭ手段にしたことによって、従来のＰＷＭ信号の最小分解能を超える分解能を表現するＰＷＭ信号を得ている。そのため、短い周期のＰＷＭ信号でも、高い分解能を表現できるようになっている。
【発明の効果】
【０００７】
簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号を表現できる。加えて、スイッチング周波数のスペクトル強度を低減できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１はディジタルＰＷＭ手段の一実施形態を示す図である。アナログ信号、もしくは、多値のマルチビットディジタル信号（以降、ＭＢＤ信号と略す）が入力信号として、ΔΣ変調手段２１に入力される。ΔΣ変調手段２１は、たとえば、１０ＭＨｚのＣＬＯＣＫ信号入力毎、ΔΣ変調されたシングルビットストリーム信号（以降、ＳＢＳ信号と略す）を出力する。この信号は、２値の出力信号、あるいは、それ以上の多値の出力信号の場合も可能である。このＳＢＳ信号が加算手段２２に入力され、反転手段２５の出力と足し合わされ、ＭＢＤ信号として出力される。この出力が積分手段２３に入力され、ＣＬＯＣＫ入力毎、累積される。この積分手段２３の出力は、比較手段２４にて、入力信号値の大小に応じて２値を持つＰＷＭ信号に変換され出力される。このＰＷＭ信号出力は、遅延手段２６に入力され、ＣＬＯＣＫ１周期分遅れて反転手段２５へ出力される。反転手段２５では、入力信号論理を反転して加算手段２２へ出力する。
【０００９】
次に、図２に積分手段２３の詳細を示す。入力信号をａ（ｎＴ）とする。Ｔは、ＣＬＯＣＫ信号の周期である。ｎは、クロックｎ個目の信号であることを示す。したがって、ａ（ｎＴ）は、時間ｎ＊Ｔでの、ａ信号の値を示す。積分手段２３の入力であるａ（ｎＴ）は、加算手段３１にて遅延手段３２の出力と足し合わされる。加算手段３１の出力は、積分手段２３の出力、すなわち、Σａ（ｎＴ）として後段に出力される。加えて、遅延手段３２へも入力され、ＣＬＯＣＫ信号入力毎加算手段３１出力を記憶して、その値を加算手段３１へ出力する。これらの動作により、図２は全体として、入力信号ａ（ｎＴ）の積分を行うことになる。なお、必要に応じて、加算手段３１の出力にリミッタを入れて、積分値の上限値、下限値を制限する場合もある。
【００１０】
図３は、比較手段２４の動作特性である。横軸を比較手段２４の入力に、縦軸を比較手段２４の出力にとっている。ＭＢＤ信号が入力されて、その値がＨ以上ならば、＋１を出力し、その値が−Ｈ以下ならば、−１を出力する。入力が−Ｈを超えて、＋Ｈ直前までは、ヒステリシス特性があるため、２つの値は取りうる。すなわち、小さい値から大きい値に遷移するときは−１を、その逆の大きい値から小さい値に遷移するときは＋１を出力する。
【００１１】
さて図１にもどって、加算手段２２、積分手段２３、比較手段２４、遅延手段２６、反転手段２５は、負帰還の閉ループを構成する。加算手段２２の出力は、ＳＢＳ信号の入力に対して、ＰＷＭ信号出力の差を計算するので、両者の偏差を意味する。この偏差が積分手段２３に入力されているので、閉ループとして動作した場合、偏差がゼロになる。すなわち、入力のＳＢＳ信号と出力のＰＷＭ信号が一致するような制御がかかる。したがって、ＳＢＳ信号、さかのぼればΔΣ変調手段２１の入力信号がＰＷＭ信号に変調されることになる。
【００１２】
以下、閉ループの動作について詳細に説明する。ＰＷＭ信号は、比較手段２４に関する図３で説明したように−１、＋１の値をとる。例えば、今、−１を出力しているとする。また、ΔΣ変調手段２１の入力はゼロであり、ＳＢＳ信号であるΔΣ変調手段２１出力は、＋１，−１を等確率に、かつ、ランダムに出力しているとする。このとき、加算手段２２の反転手段２５側入力は＋１固定なので、加算手段２２出力、すなわち、偏差は、＋２、もしくは、０とをランダムに、かつ、等確率に発生出力する。平均すると１になる。この信号が積分手段２３に入力されるので、概ね、積分手段２３出力はＣＬＯＣＫ毎＋１インクリメントする。比較手段２４では、このインクリメントする値が＋Ｈと等しくなった時、比較手段出力が＋１になる。すなわちＰＷＭ信号出力が−１から＋１へ反転する。＋１になったことにより、今度は、偏差が−２、もしくは、０になり、平均的に−１になる。積分手段２３では、ＣＬＯＣＫ毎−１デクリメントして、比較手段２４では、このデクリメントしている値が−Ｈと等しくなった時、比較手段出力が−１へ戻る。すなわち、ＰＷＭ信号が−１に戻り、ＰＷＭ信号の１周期が終了する。ΔΣ変調手段２１の入力信号がゼロの場合、出力であるＰＷＭ信号は、＋１が約２Ｈ個のＣＬＯＣＫ周期パルス幅、−１が約２Ｈ個のクロック周期パルス幅でデューティ５０％のＰＷＭ信号となる。
【００１３】
ΔΣ変調手段２１の入力信号が変化する場合は、偏差が変化するため、ひいては、積分手段２３の出力が変化するため、ＰＷＭ出力信号の＋１の幅、−１の幅が変化して、デューティ５０％からずれる。また、＋１の幅、−１の幅の合計、すなわち、ＰＷＭ信号の１周期も、偏差、ひいては積分手段２３出力に応じて変化する。したがって、ＰＷＭ信号の周期は、従来例図９のように固定ではない。ＰＷＭ信号の中心周期は図３の比較手段２４の特性にあるパラメータＨで決まるが、ゆらぎがある。この様子を図４に示す。あるＨを定めると、ＰＷＭ信号周期はＴｏＭＡＸとＴｏＭＩＮの間をゆらいで変化する。
【００１４】
図５は、図１のΔΣ変調手段の入力信号として、単一周波数の正弦波を入力させた場合のＰＷＭ信号出力のＦＦＴ結果である。以下のパラメータを使用した。
・ ＣＬＯＣＫ周波数 １２．５ＭＨｚ
・ Ｈ＝１０
・ 入力信号周波数 １ｋＨｚ
スイッチング周波数成分、すなわち、ＰＷＭ信号周期成分は、約２００ｋＨｚで幅を持ち、ゆらいでいることがわかる。また、低い周波数に行けば行くほど、特性カーブ、すなわち、ノイズ成分が−２０ｄＢ／ｄｅｃで、左下がりになっている。したがって、ＰＷＭ周期の成分から遠ざかるほど、高いＳ／Ｎ比を実現できていることがわかる。本波形では、１２．５ＭＨｚのＣＬＯＣＫに対して、約２００ｋＨｚのスイッチング周波数であるので、ＣＬＯＣＫ周期に対してＰＷＭ周期が約６２．５倍しかない。従来例図９換算では、６ビット、１／６４の分解能である。しかしながら、本実施例の図５の１ｋＨｚ入力信号周波数では、入力信号ピークに対して、ノイズは１００ｄＢ以下であり、１／１００００の分解能があり、劇的に改善されていることがわかる。さらに低い周波数、例えば、１／１０の１００Ｈｚを入力した場合には、さらに２０ｄＢ改善され、すなわち、１／１０００００の分解能になる。
【００１５】
上述のように、本実施例では、ＰＷＭ信号周期、すなわち、２値のうち、例えば＋１が現れる周期がゆらいで変化することによって、大幅にＰＷＭ信号出力の分解能が向上する。また、スイッチング周波数がゆらいでいるので、スペクトラムが拡散して放射電磁雑音を低減できる効果もある。
【００１６】
図６は本発明であるディジタルＰＷＭ手段の他の一実施形態を示す図である。図６の中のディジタルＰＷＭ手段２００は、図１にて説明した本発明実施形態のディジタルＰＷＭ手段の一部であって、加算手段２２、積分手段２３、比較手段２４、遅延手段２６、反転手段２５からなる。図面を簡単化するためＣＬＯＣＫ信号を省略しているが、この部分は図１と同じ構成である。本実施形態は、このディジタルＰＷＭ手段２００の外側に補償手段４７を伴う負帰還の閉ループを設け、さらに高精度のＰＷＭ信号を出力できるようにしたものである。
【００１７】
図６について詳細に説明する。加算手段４２には、ディジタル信号である入力信号と反転手段４５から入力があり、その加算結果を出力する。加算手段４２の出力は、補償手段４７に入力され、例えばＰＩ（比例積分）補償され、出力される。この補償手段４７の出力は、ディジタルＰＷＭ手段２００に入力され、ＰＷＭ信号が出力される。このＰＷＭ信号は、遅延手段４６にて図示されないＣＬＯＣＫ信号周期分遅延されて、反転手段４５へ入力される。反転手段４５の出力は、加算手段４２へ入力され、負帰還の閉ルーブを構成する。本実施形態のようにディジタルＰＷＭ手段２００に加えて、もう１本の閉ループ制御を行うことにより、Ｓ／Ｎが１０倍改善される。
【００１８】
今までの実施形態の説明では、２値として、−１と＋１を用いたが、これを０と１にレベルシフトさせても、効果は変わらない。
【００１９】
図７は、本発明であるディジタルＰＷＭ手段の他の一実施形態を示す図である。図１に比較して、３値化手段５８が追加になり、ＰＷＭ信号出力が３値になっている。なお、簡単化のためＣＬＯＣＫ、ΔΣ変調手段２１は、省略している。比較手段２４出力は、図３にて説明したように＋１，−１の２値になる。３値化手段５８は、図８（ａ）に示す２値の比較手段２４出力を受け、図８（ｂ）のように、比較手段２４出力の変化毎に一定時間の遅延時間を値０として挿入していく。したがって、３値になる。この遅延時間は、後段に接続される負荷駆動用スイッチング素子の遅延時間を想定して、数１００ｎｓから数μｓに設定される。このスイッチング素子は直列に上下に接続されており、図８（ｃ）、図８（ｄ）の上側ＯＮ、下側ＯＮの信号により、各々導通するよう制御される。
【００２０】
図７では、後段に接続される負荷駆動用スイッチング素子の遅延時間を模擬する３値化手段５８を含めて閉ループを構成しているので、遅延時間による誤差も含めて、加算手段２２の入力信号に追随制御するＰＷＭ信号を出力する。３値である本実施形態においても図８（ｂ）のように、例えば、＋１のレベルがほぼ一定周期毎現れ、＋１のレベルが継続する時間と＋１のレベルが繰り返す周期の比率が、入力信号に応じて変化する。また、＋１のレベルが繰り返す周期が、図１の実施形態と同様にゆらいで変化するので、効果も同等になる。
【００２１】
今までの説明では、本発明の高分解能特性を強調するために加算手段２２入力がＳＢＳ信号であるとして記述してきたが、ＭＢＤ信号でも多ビットの高分解能信号であれば、本発明の効果を享受できる。
【００２２】
以上、本発明者によってなされた発明の実施形態及び実施例を具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であるというのはいうまでもない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図２】図１にかかる積分手段の構成図である。
【図３】図１にかかる比較手段の動作特性図である。
【図４】図１にかかるＰＷＭ信号周期と比較手段パラメータＨとの関係図である
【図５】図１にかかるＰＷＭ信号周波数解析特性図である。
【図６】本発明の他の実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図７】本発明の他の実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図８】図７にかかる信号の説明図である。
【図９】従来のＰＷＭ手段における入力データと出力波形の関係を表した波形図である。
【符号の説明】
【００２４】
２１ ΔΣ変調手段
２２ 加算手段
２３ 積分手段
２４ 比較手段
２５ 反転手段
２６ 遅延手段
３１ 加算手段
３２ 遅延手段
４２ 加算手段
４５ 反転手段
４６ 遅延手段
４７ 補償手段
５８ ３値化手段
【技術分野】
【０００１】
本発明は、スイッチング用ＰＷＭ信号の高精度化に関する。
【背景技術】
【０００２】
従来技術（例えば下記特許文献１参照）を使用したＰＷＭ信号を図９に示す。入力信号Ｄａｔａに対して、その数値に対応するデューティ比率を持つ波形を示している。本図では、波形の１周期を６４分割して、この単位でＤａｔａ＝−３１から３１の入力に対して、
デューティ比率が変化するようなっている。具体的には、Ｄａｔａ＝−３１に対して最小のデューティ比率、Ｄａｔａ＝０に対して５０％のデューティ比率、Ｄａｔａ＝３１に対して最大のデューティ比率になるよう出力する様子を示している。
【０００３】
本図においては、波形の低いレベルから高いレベルに立ち上がる部分から、次の立ち上がり部分までの１周期をＰＷＭ信号周期として、Ｄａｔａの値に関わらず固定している。Ｄａｔａ＝−３１から３１までの入力信号値にしか対応できないので、６ビット分解能のＰＷＭ信号出力になっている。
【０００４】
【特許文献１】特開２００４−８８４３１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような従来の方法では、ＰＷＭ信号の分解能がＰＷＭ信号の最小分解能に依存するという問題があった。ＰＷＭ信号の分解能を上げるためには、ＰＷＭ信号の周期を長くしてＰＷＭ信号として表現できる入力信号値の範囲を広げれば良いが、ＰＷＭ信号周期を長くすると、本来の入力信号の周波数とＰＭＷ信号によるスイッチング周波数帯域が近づいて、ＰＷＭ信号をローパスフィルタに通した時のＳ／Ｎ比が悪化するという不具合があり、ＰＷＭ信号周期を長くできない。そのため、従来の方法では、短いＰＷＭ信号周期で高い分解能の信号を表現できないと言う問題があった。また、ＰＷＭ信号周期が固定されているため、スイッチング周波数のスペクトル強度が強く、放射電磁雑音が大きいと言う問題があった。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１記載の発明では、２値以上を持つ信号であって、そのうちの１つの値が継続する時間と、該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期が変化するディジタルＰＷＭ手段にしたことによって、従来のＰＷＭ信号の最小分解能を超える分解能を表現するＰＷＭ信号を得ている。そのため、短い周期のＰＷＭ信号でも、高い分解能を表現できるようになっている。
【発明の効果】
【０００７】
簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号を表現できる。加えて、スイッチング周波数のスペクトル強度を低減できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１はディジタルＰＷＭ手段の一実施形態を示す図である。アナログ信号、もしくは、多値のマルチビットディジタル信号（以降、ＭＢＤ信号と略す）が入力信号として、ΔΣ変調手段２１に入力される。ΔΣ変調手段２１は、たとえば、１０ＭＨｚのＣＬＯＣＫ信号入力毎、ΔΣ変調されたシングルビットストリーム信号（以降、ＳＢＳ信号と略す）を出力する。この信号は、２値の出力信号、あるいは、それ以上の多値の出力信号の場合も可能である。このＳＢＳ信号が加算手段２２に入力され、反転手段２５の出力と足し合わされ、ＭＢＤ信号として出力される。この出力が積分手段２３に入力され、ＣＬＯＣＫ入力毎、累積される。この積分手段２３の出力は、比較手段２４にて、入力信号値の大小に応じて２値を持つＰＷＭ信号に変換され出力される。このＰＷＭ信号出力は、遅延手段２６に入力され、ＣＬＯＣＫ１周期分遅れて反転手段２５へ出力される。反転手段２５では、入力信号論理を反転して加算手段２２へ出力する。
【０００９】
次に、図２に積分手段２３の詳細を示す。入力信号をａ（ｎＴ）とする。Ｔは、ＣＬＯＣＫ信号の周期である。ｎは、クロックｎ個目の信号であることを示す。したがって、ａ（ｎＴ）は、時間ｎ＊Ｔでの、ａ信号の値を示す。積分手段２３の入力であるａ（ｎＴ）は、加算手段３１にて遅延手段３２の出力と足し合わされる。加算手段３１の出力は、積分手段２３の出力、すなわち、Σａ（ｎＴ）として後段に出力される。加えて、遅延手段３２へも入力され、ＣＬＯＣＫ信号入力毎加算手段３１出力を記憶して、その値を加算手段３１へ出力する。これらの動作により、図２は全体として、入力信号ａ（ｎＴ）の積分を行うことになる。なお、必要に応じて、加算手段３１の出力にリミッタを入れて、積分値の上限値、下限値を制限する場合もある。
【００１０】
図３は、比較手段２４の動作特性である。横軸を比較手段２４の入力に、縦軸を比較手段２４の出力にとっている。ＭＢＤ信号が入力されて、その値がＨ以上ならば、＋１を出力し、その値が−Ｈ以下ならば、−１を出力する。入力が−Ｈを超えて、＋Ｈ直前までは、ヒステリシス特性があるため、２つの値は取りうる。すなわち、小さい値から大きい値に遷移するときは−１を、その逆の大きい値から小さい値に遷移するときは＋１を出力する。
【００１１】
さて図１にもどって、加算手段２２、積分手段２３、比較手段２４、遅延手段２６、反転手段２５は、負帰還の閉ループを構成する。加算手段２２の出力は、ＳＢＳ信号の入力に対して、ＰＷＭ信号出力の差を計算するので、両者の偏差を意味する。この偏差が積分手段２３に入力されているので、閉ループとして動作した場合、偏差がゼロになる。すなわち、入力のＳＢＳ信号と出力のＰＷＭ信号が一致するような制御がかかる。したがって、ＳＢＳ信号、さかのぼればΔΣ変調手段２１の入力信号がＰＷＭ信号に変調されることになる。
【００１２】
以下、閉ループの動作について詳細に説明する。ＰＷＭ信号は、比較手段２４に関する図３で説明したように−１、＋１の値をとる。例えば、今、−１を出力しているとする。また、ΔΣ変調手段２１の入力はゼロであり、ＳＢＳ信号であるΔΣ変調手段２１出力は、＋１，−１を等確率に、かつ、ランダムに出力しているとする。このとき、加算手段２２の反転手段２５側入力は＋１固定なので、加算手段２２出力、すなわち、偏差は、＋２、もしくは、０とをランダムに、かつ、等確率に発生出力する。平均すると１になる。この信号が積分手段２３に入力されるので、概ね、積分手段２３出力はＣＬＯＣＫ毎＋１インクリメントする。比較手段２４では、このインクリメントする値が＋Ｈと等しくなった時、比較手段出力が＋１になる。すなわちＰＷＭ信号出力が−１から＋１へ反転する。＋１になったことにより、今度は、偏差が−２、もしくは、０になり、平均的に−１になる。積分手段２３では、ＣＬＯＣＫ毎−１デクリメントして、比較手段２４では、このデクリメントしている値が−Ｈと等しくなった時、比較手段出力が−１へ戻る。すなわち、ＰＷＭ信号が−１に戻り、ＰＷＭ信号の１周期が終了する。ΔΣ変調手段２１の入力信号がゼロの場合、出力であるＰＷＭ信号は、＋１が約２Ｈ個のＣＬＯＣＫ周期パルス幅、−１が約２Ｈ個のクロック周期パルス幅でデューティ５０％のＰＷＭ信号となる。
【００１３】
ΔΣ変調手段２１の入力信号が変化する場合は、偏差が変化するため、ひいては、積分手段２３の出力が変化するため、ＰＷＭ出力信号の＋１の幅、−１の幅が変化して、デューティ５０％からずれる。また、＋１の幅、−１の幅の合計、すなわち、ＰＷＭ信号の１周期も、偏差、ひいては積分手段２３出力に応じて変化する。したがって、ＰＷＭ信号の周期は、従来例図９のように固定ではない。ＰＷＭ信号の中心周期は図３の比較手段２４の特性にあるパラメータＨで決まるが、ゆらぎがある。この様子を図４に示す。あるＨを定めると、ＰＷＭ信号周期はＴｏＭＡＸとＴｏＭＩＮの間をゆらいで変化する。
【００１４】
図５は、図１のΔΣ変調手段の入力信号として、単一周波数の正弦波を入力させた場合のＰＷＭ信号出力のＦＦＴ結果である。以下のパラメータを使用した。
・ ＣＬＯＣＫ周波数 １２．５ＭＨｚ
・ Ｈ＝１０
・ 入力信号周波数 １ｋＨｚ
スイッチング周波数成分、すなわち、ＰＷＭ信号周期成分は、約２００ｋＨｚで幅を持ち、ゆらいでいることがわかる。また、低い周波数に行けば行くほど、特性カーブ、すなわち、ノイズ成分が−２０ｄＢ／ｄｅｃで、左下がりになっている。したがって、ＰＷＭ周期の成分から遠ざかるほど、高いＳ／Ｎ比を実現できていることがわかる。本波形では、１２．５ＭＨｚのＣＬＯＣＫに対して、約２００ｋＨｚのスイッチング周波数であるので、ＣＬＯＣＫ周期に対してＰＷＭ周期が約６２．５倍しかない。従来例図９換算では、６ビット、１／６４の分解能である。しかしながら、本実施例の図５の１ｋＨｚ入力信号周波数では、入力信号ピークに対して、ノイズは１００ｄＢ以下であり、１／１００００の分解能があり、劇的に改善されていることがわかる。さらに低い周波数、例えば、１／１０の１００Ｈｚを入力した場合には、さらに２０ｄＢ改善され、すなわち、１／１０００００の分解能になる。
【００１５】
上述のように、本実施例では、ＰＷＭ信号周期、すなわち、２値のうち、例えば＋１が現れる周期がゆらいで変化することによって、大幅にＰＷＭ信号出力の分解能が向上する。また、スイッチング周波数がゆらいでいるので、スペクトラムが拡散して放射電磁雑音を低減できる効果もある。
【００１６】
図６は本発明であるディジタルＰＷＭ手段の他の一実施形態を示す図である。図６の中のディジタルＰＷＭ手段２００は、図１にて説明した本発明実施形態のディジタルＰＷＭ手段の一部であって、加算手段２２、積分手段２３、比較手段２４、遅延手段２６、反転手段２５からなる。図面を簡単化するためＣＬＯＣＫ信号を省略しているが、この部分は図１と同じ構成である。本実施形態は、このディジタルＰＷＭ手段２００の外側に補償手段４７を伴う負帰還の閉ループを設け、さらに高精度のＰＷＭ信号を出力できるようにしたものである。
【００１７】
図６について詳細に説明する。加算手段４２には、ディジタル信号である入力信号と反転手段４５から入力があり、その加算結果を出力する。加算手段４２の出力は、補償手段４７に入力され、例えばＰＩ（比例積分）補償され、出力される。この補償手段４７の出力は、ディジタルＰＷＭ手段２００に入力され、ＰＷＭ信号が出力される。このＰＷＭ信号は、遅延手段４６にて図示されないＣＬＯＣＫ信号周期分遅延されて、反転手段４５へ入力される。反転手段４５の出力は、加算手段４２へ入力され、負帰還の閉ルーブを構成する。本実施形態のようにディジタルＰＷＭ手段２００に加えて、もう１本の閉ループ制御を行うことにより、Ｓ／Ｎが１０倍改善される。
【００１８】
今までの実施形態の説明では、２値として、−１と＋１を用いたが、これを０と１にレベルシフトさせても、効果は変わらない。
【００１９】
図７は、本発明であるディジタルＰＷＭ手段の他の一実施形態を示す図である。図１に比較して、３値化手段５８が追加になり、ＰＷＭ信号出力が３値になっている。なお、簡単化のためＣＬＯＣＫ、ΔΣ変調手段２１は、省略している。比較手段２４出力は、図３にて説明したように＋１，−１の２値になる。３値化手段５８は、図８（ａ）に示す２値の比較手段２４出力を受け、図８（ｂ）のように、比較手段２４出力の変化毎に一定時間の遅延時間を値０として挿入していく。したがって、３値になる。この遅延時間は、後段に接続される負荷駆動用スイッチング素子の遅延時間を想定して、数１００ｎｓから数μｓに設定される。このスイッチング素子は直列に上下に接続されており、図８（ｃ）、図８（ｄ）の上側ＯＮ、下側ＯＮの信号により、各々導通するよう制御される。
【００２０】
図７では、後段に接続される負荷駆動用スイッチング素子の遅延時間を模擬する３値化手段５８を含めて閉ループを構成しているので、遅延時間による誤差も含めて、加算手段２２の入力信号に追随制御するＰＷＭ信号を出力する。３値である本実施形態においても図８（ｂ）のように、例えば、＋１のレベルがほぼ一定周期毎現れ、＋１のレベルが継続する時間と＋１のレベルが繰り返す周期の比率が、入力信号に応じて変化する。また、＋１のレベルが繰り返す周期が、図１の実施形態と同様にゆらいで変化するので、効果も同等になる。
【００２１】
今までの説明では、本発明の高分解能特性を強調するために加算手段２２入力がＳＢＳ信号であるとして記述してきたが、ＭＢＤ信号でも多ビットの高分解能信号であれば、本発明の効果を享受できる。
【００２２】
以上、本発明者によってなされた発明の実施形態及び実施例を具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であるというのはいうまでもない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図２】図１にかかる積分手段の構成図である。
【図３】図１にかかる比較手段の動作特性図である。
【図４】図１にかかるＰＷＭ信号周期と比較手段パラメータＨとの関係図である
【図５】図１にかかるＰＷＭ信号周波数解析特性図である。
【図６】本発明の他の実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図７】本発明の他の実施形態におけるディジタルＰＷＭ手段を表したブロック図である。
【図８】図７にかかる信号の説明図である。
【図９】従来のＰＷＭ手段における入力データと出力波形の関係を表した波形図である。
【符号の説明】
【００２４】
２１ ΔΣ変調手段
２２ 加算手段
２３ 積分手段
２４ 比較手段
２５ 反転手段
２６ 遅延手段
３１ 加算手段
３２ 遅延手段
４２ 加算手段
４５ 反転手段
４６ 遅延手段
４７ 補償手段
５８ ３値化手段
【特許請求の範囲】
【請求項１】
２値以上を持つ信号を出力する手段であって、そのうちの１つの値が継続する時間と該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期が変化するディジタルＰＷＭ手段。
【請求項１】
２値以上を持つ信号を出力する手段であって、そのうちの１つの値が継続する時間と該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期が変化するディジタルＰＷＭ手段。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−８０７９５（Ｐ２００６−８０７９５Ａ）
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願番号】特願２００４−２６１６１２（Ｐ２００４−２６１６１２）
【出願日】平成１６年９月８日（２００４．９．８）
【出願人】（５０４０５０４１５）すてきな有限会社 (2)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願日】平成１６年９月８日（２００４．９．８）
【出願人】（５０４０５０４１５）すてきな有限会社 (2)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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