デジタルデータ伝送装置
【課題】簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することができるデジタルデータ伝送装置を提供する。
【解決手段】ｆｓ＞ｆｓ’の場合には、受信するサンプル数の方が送信できるサンプル数より多いので、オーバーフローするデータに対して、副線路処理回路２１を備えている。副線路処理回路２１は、主線路処理回路２０でオーバーフローしたデータを含めて複数の線路にフラグでコントロールしてデータを割り振りながら伝送する。
【解決手段】ｆｓ＞ｆｓ’の場合には、受信するサンプル数の方が送信できるサンプル数より多いので、オーバーフローするデータに対して、副線路処理回路２１を備えている。副線路処理回路２１は、主線路処理回路２０でオーバーフローしたデータを含めて複数の線路にフラグでコントロールしてデータを割り振りながら伝送する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本体装置とは独立したオーディオ等の外部デジタルインターフェースを付加的に備え、本体装置経由で再生または伝送するデジタルデータ伝送装置に関する。
【背景技術】
【０００２】
従来、本体装置とは独立したオーディオ等の外部デジタルインターフェースを付加的に備え、本体装置経由で記録または再生するシステムにおいては、クロックの同期をとるか、または本体装置のサンプリングレートおよび同期を合わせるべく、高度なデジタル信号処理回路でサンプリングレート変換させて処理していた。
【０００３】
クロックの同期をとる方法としては、外部ソースを駆動する装置のマスタクロックを本体装置から出力させて用いる方法、あるいは本体装置内部にＰＬＬ（Phase Locked Loop）を設けて外部インターフェースに同期したクロックを生成し、それで本体装置を駆動する方法などがある。但し、これらの方法は、外部デジタルソースと本体装置で動作しているサンプリングレートとが同一でなければ不可能である。そこで、このような場合には、本体装置で外部デジタルソースに対してサンプリングレート変換処理を施すことによってデータそのものを加工することで、レートを統一してしまうことが一般的である。
【特許文献１】特開平０２−２７７３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来技術では、上述したように、クロックの同期をとるための、ＰＬＬまたは高度なサンプリングレート変換回路が必要になり、コストアップにつながるというだけでなく、ＰＬＬでは、異なるサンプリングレート同士では、対応がとれないことと、サンプリングレート変換することによって忠実なデジタルデータを記録、伝送することができなくなるという問題があった。
【０００５】
また、サンプリングレート変換処理によってデータそのものを加工する場合には、従来のオーディオ信号であれば、デジタルデータそのものを変換してしまってもかまわないケースが多かったが、圧縮等の符号化されたデータであったり、オーディオビジュアルとは異なり、データ変換が許されないデジタル情報データを既存フォーマットを利用してオーディオサンプリングレートにのせて伝送するようなケースにおいては役に立たなかった。
【０００６】
この発明は上述した事情に鑑みてなされたもので、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することができるデジタルデータ伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した問題点を解決するために、本発明では、第１のサンプリングレートでデジタルデータを伝送する第１のインターフェースと、前記第１のデジタルデータとは非同期で、かつ独立した第２のサンプリングレートでデジタルデータを伝送する第２のインターフェースと、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する主線制御手段と、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する副線制御手段とを具備することを特徴とする。
【０００８】
また、本発明では、前記第２のインターフェースから入力される第２のデジタルデータをそのサンプリングレートのｎ倍にオーバーサンプリングするフィルタ手段と、前記フィルタ手段によってオーバーサンプリングされた第２のデジタルデータと、前記第１のインターフェースを介して入力された第１のデジタルデータとを加算する加算手段と、前記加算手段によって加算されたデジタルデータをアナログ信号に変換する変換手段とを具備することを特徴とする。
【０００９】
この発明では、主線制御手段により、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する一方、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、副線制御手段により、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する。したがって、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することが可能となる。
【発明の効果】
【００１０】
本発明によれば、前記第１のサンプリングレートが前記第２のサンプリングレートより小であるときには、主線制御手段により、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する一方、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、副線制御手段により、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送するようにしたので、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することができるという利点が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施の形態を説明する。
Ａ．第１実施形態
図１は、本発明の第１実施形態によるオーディオ再生装置の構成を示す回路図である。図において、Ａは、外部からのデジタルオーディオインターフェース信号が入力される入力端子であり、入力されるデジタルデータは、そのオーディオのサンプリング周波数ｆｓに依存したレートと固有のタイミングあるいはフォーマットとを有する。Ｂは、本装置が主に再生するメインのデジタルオーディオ信号（主信号）が入力される入力端子であり、入力されるオーディオのサンプリングレートはｆｓ’である。
【００１２】
受信回路１は、入力端子Ａに入力されるデジタルオーディオインターフェース信号を受信し、パラレルデータへ変換し、データｄｎとしてデジタル加算器５に供給する。デジタルフィルタ回路２は、入力端子Ｂに入力されるデジタルオーディオ信号をオーバーサンプリングしてローパスフィルタリングし、データＤｎとして加算器５に供給する。デジタル加算器５は、上記データＤｎとデータｄｎとをデジタル加算し、その結果（Ｄ＋ｄ）ｎをΔΣ変調器３に供給する。ΔΣ変調器３は、デジタル加算された（Ｄ＋ｄ）ｎをΔΣ変調し、１ビットストリームデータに変換してローパスフィルタ４に供給する。ローパスフィルタ４は、アナログ回路であって、先のΔΣ変調された１ビットストリームデータを、アナログオーディオ信号に変換するＤＡ変換の機能を有する。分周器６は、上記デジタルフィルタ回路２によるフィルタリングおよびΔΣ変調器３によるΔΣ変調を実行するためにｆｓ’レートに同期したマスタクロックＭＣＫを分周してデジタルフィルタ回路２およびΔΣ変調器３に供給するようになっている。
【００１３】
本実施形態の構成の特徴は、主信号を処理するデジタルフィルタ回路２から出力されるデータＤｎがｆｓ’のｎ倍にオーバーサンプリングされたパラレルデータであって、該データＤｎと、入力端子Ａから入力され、受信回路１から出力されるパラレルデータｄｎとを、デジタル加算器５によってそのままデジタル加算して、前述した処理にてＤＡ（デジタル−アナログ）変換することにある。この場合、ｆｓとｆｓ’とが非同期で全く異なるレートであっても、双方のデジタルデータを直接加算する。
【００１４】
受信回路１は、その意味では、単にパラレルデータへの変換が実現できればよい。この場合、０次ホールドされたデジタルデータｄｎとｎ倍のｆｓ’（ｎ・ｆｓ’）でオーバーサンプリングされたＤｎとを加算することになる。少なくとも入力端子Ａへ入力されるデジタルオーディオインターフェース信号の周波数レートｆｓの周期でパラレルデータｄｎが更新されるようにする。このようにすることで、実際には、ｎ倍のｆｓ’単位でデジタル加算が実現されて、しかも全く異なるｆｓレートの特性もそのまま伝達されてＤＡ変換されることになる。
【００１５】
正確には、データｄｎの変化点での非同期誤差が発生するが、それは、１／（ｎ・ｆｓ）精度である。この結果、ＤＡ変換されたオーディオは、若干の折り返し雑音と１／（ｎ・ｆｓ）のレート誤差変動による歪特性を悪化させることになる。しかし、オーバーサンプリング加算後、ΔΣ変調器３によりノイズも可聴外高域にシェービングされるため、聴感上はほとんど違和感を覚えることなく再生することが可能となる。該技術は、一種のサンプリングレート変換処理の１つとも言えなくもないが、本第１実施形態によれば、もともと主信号の処理に必要な構成のなかで外部オーディオデータを同時に処理するのに、最もコストパフォーマンスが高い手段の１つを実現することが可能となる。
【００１６】
Ｂ．第２実施形態（変形例）
上述した第１実施形態においては、外部からのデジタルオーディオインターフェース信号を受信する受信回路１において、０次ホールドされたデータについて説明したが、これに限らず、１次補間データを生成するようにしてもよい。ここで、図２は、本発明の第２実施形態による１次補間で処理する受信回路およびデジタル加算の一構成例を示す回路図である。図において、シリアルパラレル（Ｓ／Ｐ）変換回路１０は、外部デジタルオーディオインターフェースから入力される２チャンネルステレオデータＳ−ＤＡＴＡをパラレルデータに変換する。Ｎ１，Ｎ２は、インバータ回路である。１１ａ〜１１ｃは、パラレルデータラッチ回路である。１２ａ，１２ｂは、デジタルオーディオのゲインを１／２にする除算器である。１３ａ，１３ｂは、デジタル加算器である。１４は、２系列のパラレルデータのいずれか一方を選択する切替回路である。１５は、ΔΣ変調器である。１６は、図示するＬｃｈと同一の構成からなるステレオＲチャンネル側の処理回路である。
【００１７】
外部デジタルオーディオインターフェースから受信された２チャンネルステレオデータＳ−ＤＡＴＡは、シリアルパラレル変換回路１０によってシリアル／パラレル変換されて、そのうち、Ｌｃｈデータがラッチ回路１１ａでラッチされる。ラッチ回路１１ａにおけるラッチ信号は、外部インターフェースのレートｆｓに依存する、例えばＬＲＣＫ信号である。ラッチ回路１１ａのデータは、さらにＬＲＣＫ信号によって、ラッチ回路１１ｂで遅延させられてラッチされた後、それぞれのデータのゲインが除算器１２ａ，１２ｂで１／２に減衰された後、加算器１３ａで加算される。これは、時系列的に連続する２個のデータを加算して２で割るいわゆる平均値を生成する回路である。
【００１８】
次に、上記平均値と原データとを２ｆｓのレートで切替回路１４によって切り替えることにより、平均値補間による２倍オーバーサンプリングデータとなる。２ｆｓ周期で切り替わる切替回路１４の出力データは、メインオーディオ信号を処理するｎ・ｆｓ’のクロックでラッチ回路１１ｃにラッチされた後、メインオーディオ信号のサンプリング周波数ｆｓ’のｎ倍にオーバーサンプリング補間された各データＯＳＤと加算器１３ｂでデジタル加算され、ΔΣ変調器１５でΔΣ変調され、Ｌｃｈの１ｂｉｔストリームデータとして出力される。
【００１９】
なお、他方のＲｃｈデータも処理回路１６において同様に処理される。回路構成的には、処理クロックのスピードを上げて時分割で多重処理する実施例も容易に実現することが可能となる。
【００２０】
次に、上述した第２実施形態の構成によるデータ処理動作を、図３に示すタイミングチャートを参照して詳細に説明する。ＬＲＣＫ，ＢＣＫ、Ｓ−ＤＡＴＡで示す３線フォーマットとしてよく知られているインターフェースを受信する構成を例としている。したがって、シリアル／パラレル変換されたＬ，Ｒｃｈデータは、ＬＲＣＫの立上がりでラッチすれば、Ｌｃｈデータが抽出でき、立下がりでラッチすれば、Ｒｃｈデータが抽出でき、以降はｆｓレート期間、そのデータがホールドされる。もちろん、オーディオサンプリングレートに依存するタイプのインターフェースであれば、その他に既知のＩ２Ｓや、ＳＰＤＩＦ（ＥＩＡＪ／ＣＰ１２０１規格）などのフォーマットにおいても、要はサンプリングレート周期でパラレルデータが抽出できれば全て同じである。
【００２１】
このデータは、ラッチ回路１１ａにホールドされるが、これをそのままラッチ回路１１ｃで取り直せば、前述した実施形態で説明した０次ホールドでデジタル加算する構成と同等である。１次補間データを生成するためには、さらに、ラッチ回路１１ｂでデータを遅延させることにより、タイミング的には、それぞれ時系列的に連続する２個のデータ（ＬｎとＬn+1）を取得し、各デジタルオーディオデータのゲインを１／２にする。実際には、２の補数表現（２'s-compliment）デジタルデータを１／２にするには、回路的に１ビットシフトするだけである。これらを加算すれば、平均値（Ｌｎ＋Ｌn+1）／２が得られる。
【００２２】
そして、ＬＲＣＫのタイミングでデータを切り替えることによって、Ｌｎ，（Ｌｎ＋Ｌn+1）／２，Ｌn+1，…のように、ｆｓレートの間を平均値で補間した２倍のオーバーサンプリングデータを生成することができる。これをメインのｎ倍ｆｓ’にオーバーサンプリングされたデータと加算する際は、ｆｓとｆｓ’とが全く異なっていても構わず加算する。問題があるとすれば、図中▼で示す２ｆｓレートでデータ変化する前後のデータがｎ・ｆｓ’の周波数精度で誤差となり、初期ｆｓレートにジッターが発生することである。しかし、これは、主信号を処理するオーバーサンプリング次数を高くすれば、例えば１２８倍程度に上げれば、聴感上は十分な性能を得ることができる。
【００２３】
Ｃ．第３実施形態
上述した実施形態では、非同期デジタルオーディオデータを音声再生する系について説明したが、一方では、このデータを原データのまま記録・保存するシステムも必要とされる場合が多い。この場合、本体装置として外部インターフェース受信部と、さらに記録媒体（大容量メモリ等）までが一体となっていれば問題はない。しかしながら、現行では、一般に、これら装置は分離されており、例えば記録装置には、コンピュータのメモリ／ハードディスク、あるいはＤＡＴ（デジタルオーディオテープ）／ＭＤ（マイクロディスク）などがある。これら記憶装置は、必ずそれらのコントローラと、コンピュータの場合にはＣＰＵ（中央処理装置）あるいはその他ペリフェラルとデータ通信する必要がある。該データ通信には、独自フォームでも構わないが、汎用的には共通インターフェースが介在する。
【００２４】
本第３実施形態では、それらあらゆるフォーマットに適応・拡張して実施可能な、外部デジタルインターフェースからデータを受信し、異なるフォーマットのデジタルインターフェースへ変換する回路を提供するものである。特に、本第３実施形態では、入力端子Ａが例えばデジタルオーディオのサンプリングレートｆｓに依存するデジタルインターフェースＩＦ１（入力）、出力端子Ｂは別のサンプリングレートｆｓ’に依存、あるいは固定のデジタルインターフェースＩＦ２（出力）とし、もちろん、サンプリングレートｆｓとサンプリングレートｆｓ’とは独立かつ非同期である。この場合、ｆｓ＜ｆｓ’であれば、受信するサンプル数よりも送信できるサンプル数の方が多いので、デジタルインターフェース２へは間欠的にデータを送ることができる。その際、有効データと無効データを、フラグと同時に送信すればよく、この方法は既知である。
【００２５】
ここで、図４は、本第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。図において、１９は、デジタルインターフェースＩＦ１を受信し、データとタイミングとを主線路インターフェース処理回路２０および副線路インターフェース処理回路２１に供給する受信回路である。主線路処理回路２０は、上述した動作を実現するためのである。本第３実施形態の特徴は、上述した方法を拡張したもので、例えば、ｆｓ＞ｆｓ’の場合には、受信するサンプル数の方が送信できるサンプル数より多いので、オーバーフローするデータに対して、副線路処理回路２１を備えている。副線路処理回路２１は、主線路処理回路２０でオーバーフローしたデータを含めて複数の線路にフラグでコントロールしてデータを割り振りながら伝送するものである。タイミング生成器２２は、マスタクロックＭＣＫを分周して主線路インターフェース処理回路２０および副線路インターフェース処理回路２１に供給する。
【００２６】
出力するデジタルインターフェースＩＦ２は、前述したように、どのようなフォームであっても構わない。例えば、主線路処理回路２０用の出力フォームを複数備えてもよい。また、１ｆｓ’内を複数のスロットあるいはパケットに分割して同時に多くのデータを伝送できるようなフォーマットであってもよい。この場合、専用に定められた主線路用スロットの他に副線路用スロットへデータを転送することになる。
【００２７】
なお、スロット分割して多くのデータを転送する方法そのものは既に実施されている。Ｉｎｔｅｌ社がＰＣ（パーソナルコンピュータ）用のＡｕｄｉｏ Ｃｏｄｅｃ仕様として公開している、Ａｕｄｉｏ Ｃｏｄｅｃ‘９７ Ｒｅｖ２．１（Ｍａｙ ２２，１９９８）版からその構造について図５を参照して説明する。なお、以下では、ＡＣ９７と略す。ＡＣ９７インターフェースは、ＳＹＮＣ，ＢＣＫ，Ｓ−ＤＡＴＡ−ＩＮ，Ｓ−ＤＡＴＡ−ＯＵＴの４線からなる。従来の３線インターフェースと似ているが、異なるところは、ＢＣＫを２５６ｆｓ’と高速にしてＳ−ＤＡＴＡをスロットに分割し、多くのデータやコマンドの伝送を可能にしている。
【００２８】
データは、入力と出力の２本に分離されているだけであるので、その意味では、３線構成と同様である。データ線は、１３スロットに分割され、スロット０のみ１６ｂｉｔ構成で、フラグ類が載り、他スロットは２０ｂｉｔ構成で、スロット１に制御用アドレス、スロット２に制御データ、スロット３，４に主信号のステレオＬｃｈ／Ｒｃｈデータが載る。このように多くのデータが高い周波数で多重伝送できるので、もはやＬｃｈ／Ｒｃｈのみを分別するＬＲＣＫ信号という概念ではなく、ｆｓ’サイクルのレートでフォーマット先頭を表すＳＹＮＣ信号となっている。
【００２９】
ＡＣ９７インターフェースのフォーマットフレームは、ｆｓ’＝４８ｋＨｚ固定で使用されるよう定められている。なお、固定レートのフォーマットではあるが、扱うデジタルオーディオデータ等は、サンプリング周波数任意を前提に、フラグ類（スロット０の各ビット）が用意され、各スロットデータが有効であるか無効であるかを、このフラグで定義する。したがって、このような構成において、本発明による副線路のデータとフラグとを主線路以外のスロットに割り当てることで容易に実現することが可能である。
【００３０】
図６は、本第３実施形態における主線路／副線路インターフェース処理回路の一構成例を示す回路図である。図において、３１は、シリアル−パラレル変換回路、３２はパラレル−シリアル変換回路である。３３は遅延回路、３４〜３７はバスドライバ−３ステート回路、３８はバス線、３９はタイミング生成回路、４０はインバータ回路、４１，４２はＮＡＮＤ回路、４３ａ〜４３ｃはパラレルデータラッチ回路、４４ａ〜４４ｄはフリップフロップ回路である。入力インターフェースは、先に述べた３線信号フォームを例に、出力は上述したＡＣ９７インターフェースフォームを例に１ｃｈデータ（Ｌｃｈ）のみを処理する構成で示している。
【００３１】
シリアル−パラレル変換回路３１は、ｆｓレートのデジタルインターフェースＩＦ１からシリアルデータを受け、ラッチ回路４３ａでＬｃｈデータをラッチする。さらに、今度は、ｆｓ’から決まるタイミングで、ラッチ回路４３ｂにデータを取り直す。このとき、データがラッチされて準備できていると、フラグｆ１が出力できるようフラグ処理としてフリップフロップ回路４４ａ，４４ｂおよびＮＡＮＤ回路４１が動作する。その後、準備できたフラグｆ１とデータＰＣＭ１とは、ＡＣ９７インターフェースフォーマットに従うタイミング（ａ），（ｂ）に合わせてバス８にドライブされ、パラレル−シリアル変換回路３２からその他各種フォーマットデータ（図示略）とともに、インターフェースＩＦ２へ出力されると同時に、フラグｆ１がクリアされる。
【００３２】
以上、主線路インターフェース変換処理回路としての動作であるが、前述したように、ｆｓ＞ｆｓ’となり、送信するデータＰＣＭ１の数よりも、受信するサンプル数の方が多い場合には、副線路インターフェース処理回路として以下に説明するように動作する。まず、主線路インターフェースのフラグ回路としてフリップフロップ回路４４ａがセットされているときに、さらに次のサンプル受信があった場合、すなわちオーバーフローになった場合、副線路フラグ回路、フリップフロップ回路４４ｃがセットされる。ここにセットされると、以降、ラッチ回路４３ａに更新されたデータは、ラッチ回路４３ｃへ流れるようになる。そのときのＳＹＮＣフレームにて主線路と副線路とが同時にデータを送信することになる。もちろん、副線路へ乗せるスロットは、主線路と異なっており、バスドライブタイミングは、図示する（ｄ）である。この（ａ）〜（ｄ）のタイミングは、どのスロットにデータを載せるか、有効データであるかにより、それぞれタイミング回路３９によって制御される。但し、ＡＣ９７フォーマットに従えば、フラグに関しては主／副ともスロット０の異なるビットに乗せることになるので、実際としては、（ａ）と（ｃ）とは同一タイミングである。
【００３３】
上述した動作について、図７のタイミングチャートを参照してより詳細に説明する。図７では、ＳＹＮＣの立上がり付近のみを中心に簡略的に示している。このＳＹＮＣの立上がりから次のＳＹＮＣの立上がりまでが、ｆｓ’レートのフレームである。これに対して、ｆｓレートのＬＲＣＫについては、上記ＳＹＮＣと非同期かつ異なるレートであるときに、いろいろなケースをフレーム（０）〜（４）に示している。ＬＲＣＫの立上がりで受信データがラッチ回路４３ａに更新されていく。そのとき、フリップフロップ回路４４ａがセットされ、その後発生するＳＹＮＣによってフリップフロップ回路４４ｂへフラグがラッチされると、ＮＡＮＤ回路４１によってフリップフロップ回路４４ａがクリアされると同時に、データはフリップフロップ回路４４ｂに移ったフラグによってラッチ回路４３ｂにラッチされる。
【００３４】
これは、前フレームの中で抽出されたデータが次のＳＹＮＣフレームでフラグと対応させて送信するための非同期吸収動作である。フラグは、ＳＹＮＣフレーム（１）のスロット０に相当するタイミング（ａ）で出力され、データＬ０は特定のスロットに対応するタイミング（ｂ）で出力される。
【００３５】
フリップフロップ回路４４ｂのフラグ信号は、インターフェースＩＦ２のフォーマットへ出力された時点（タイミング（ａ））でクリアされる。データの受信がないフレーム（１）の場合には、フレーム（２）へ出力するフォーマットデータへはフラグもデータもセットされない。正確には、フラグ、データともに０に固定して出力されている。
【００３６】
次のフレーム（２）においては、同一フレーム内にＬＲＣＫによって２サンプルを受信する場合である。まず、最初のデータＬ１を受信することによって、フラグｆ１のベースがフリップフロップ回路４４ａにセットされ、２回目のＬ２データ受信が発生した場合には、同一フレーム内の２回目であることをフリップフロップ回路４４ａのステートで判定されて、フリップフロップ回路４４ｃがセットされると同時に、Ｌ１データは、ラッチ回路４３ｃにラッチされ、ラッチ回路４３ａのデータは、新たに受信したデータＬ２へ更新される。
【００３７】
ラッチ回路４３ｃにデータを移動する際のタイミング関係を考慮して、図９に示すように、遅延回路３３が挿入されている。副線路回路は、上述したように、同一フレーム内に２回のデータ受信が発生しない限り動作せず、ラッチ回路４３ｃは、次の２サンプル受信が発生するまでデータを保持する。従って、ＳＹＮＣフレーム（３）では、データＬ２が主線路としてタイミング（ｂ）のスロットへ、データＬ１は副線路としてタイミング（ｄ）のスロットへ、同時にフラグｆ１，ｆ２（スロット０のタイミング（ａ），（ｃ））とともに出力できる。
【００３８】
なお、主線路、副線路に同時にデータが出力される場合には、受信データの時系列順序は、副線路データの方が必ず先行することがインターフェース上の仕様として約束されていれば何ら問題はない。
【００３９】
Ｄ．第４実施形態
次に、本発明の第４実施形態として、ＡＤ／ＤＡ変換機能を有するシングルコーディックシステムに応用した例について説明する。図８は、本第４実施形態による装置の一構成例を示す回路図である。図において、Ｅは、本コーディックシステムのインターフェースで、例えばＡＣ９７フォーマットである。５１〜５４は、上記インターフェースに従うメインのデジタルオーディオ入力／出力回路である。５５は、オーバーサンプリングデジタルフィルタ回路である。５７は、ΔΣ変調器、５８は、ＤＡ変換器、５９はデシメーションフィルタ回路、６０はΔΣ変調器、６１はタイミング生成回路、６２は水晶発信回路である。
【００４０】
図示する破線で囲まれたブロックは、従来のシングルチップのコーディックＬＳＩ等で実現されているシステムである。そこへ新たに非同期デジタルインターフェースＩＦ１を備えたサブオーディオソースへの対応に拡張したい場合、その副オーディオ入力回路（受信回路）７０を設けて、かつその再生バスに関しては、前述した第１実施形態の図１で示したように、メインとサブオーディオをデジタル加算器５６で加算すればよい。記録側に関しては、前述した第３実施形態の図４で示したように、主線路出力回路５２と副線路出力回路５３を設けるだけで、簡単かつローコストでサブオーディオソースの記録再生機能が組み込み可能となる。
【００４１】
各オーディオがステレオ２チャネルとしても、ＡＣ９７インターフェースへの出力は、Ｓ１〜Ｓ３の合計６スロットを用いれば、メイン／サブを主／副線路に分割して同時に伝送することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態によるオーディオ再生装置の一構成例を示す回路図である。
【図２】本発明の第２実施形態によるオーディオ再生装置の外部インターフェース受信回路の一構成例を示す回路図である。
【図３】本第２実施形態による外部インターフェース受信回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。
【図５】従来のデジタルインターフェースフォーマット例を示すタイミングチャートである。
【図６】本第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。
【図７】本第３実施形態によるインターフェース変換回路の動作を説明するためのタイミングチャートである。
【図８】本第４実施形態による装置の一構成例を示す回路図である。
【符号の説明】
【００４３】
１ 受信回路
２ デジタルフィルタ回路（フィルタ手段）
３ ΔΣ変調器
４ ローパスフィルタ（変換手段）
５ デジタル加算器（加算手段）
６ 分周器
２０ 主線路インターフェース処理回路（主線制御手段）
２１ 副線路インターフェース処理回路（副線制御手段）
５１ 主オーディオ入力回路
５２ 主線路出力回路
５３ 副線路出力回路
５４ 主オーディオ出力回路
５５ オーバーサンプリングデジタルフィルタ回路（フィルタ手段）
５６ デジタル加算器（加算手段）
５７ ΔΣ変調器
５８ ＤＡ変換器（変換手段）
５９ デシメーションフィルタ回路
６０ ΔΣ変調器
６１ タイミング生成回路
６２ 水晶発信回路
７０ 副オーディオ入力回路
【技術分野】
【０００１】
本発明は、本体装置とは独立したオーディオ等の外部デジタルインターフェースを付加的に備え、本体装置経由で再生または伝送するデジタルデータ伝送装置に関する。
【背景技術】
【０００２】
従来、本体装置とは独立したオーディオ等の外部デジタルインターフェースを付加的に備え、本体装置経由で記録または再生するシステムにおいては、クロックの同期をとるか、または本体装置のサンプリングレートおよび同期を合わせるべく、高度なデジタル信号処理回路でサンプリングレート変換させて処理していた。
【０００３】
クロックの同期をとる方法としては、外部ソースを駆動する装置のマスタクロックを本体装置から出力させて用いる方法、あるいは本体装置内部にＰＬＬ（Phase Locked Loop）を設けて外部インターフェースに同期したクロックを生成し、それで本体装置を駆動する方法などがある。但し、これらの方法は、外部デジタルソースと本体装置で動作しているサンプリングレートとが同一でなければ不可能である。そこで、このような場合には、本体装置で外部デジタルソースに対してサンプリングレート変換処理を施すことによってデータそのものを加工することで、レートを統一してしまうことが一般的である。
【特許文献１】特開平０２−２７７３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来技術では、上述したように、クロックの同期をとるための、ＰＬＬまたは高度なサンプリングレート変換回路が必要になり、コストアップにつながるというだけでなく、ＰＬＬでは、異なるサンプリングレート同士では、対応がとれないことと、サンプリングレート変換することによって忠実なデジタルデータを記録、伝送することができなくなるという問題があった。
【０００５】
また、サンプリングレート変換処理によってデータそのものを加工する場合には、従来のオーディオ信号であれば、デジタルデータそのものを変換してしまってもかまわないケースが多かったが、圧縮等の符号化されたデータであったり、オーディオビジュアルとは異なり、データ変換が許されないデジタル情報データを既存フォーマットを利用してオーディオサンプリングレートにのせて伝送するようなケースにおいては役に立たなかった。
【０００６】
この発明は上述した事情に鑑みてなされたもので、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することができるデジタルデータ伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した問題点を解決するために、本発明では、第１のサンプリングレートでデジタルデータを伝送する第１のインターフェースと、前記第１のデジタルデータとは非同期で、かつ独立した第２のサンプリングレートでデジタルデータを伝送する第２のインターフェースと、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する主線制御手段と、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する副線制御手段とを具備することを特徴とする。
【０００８】
また、本発明では、前記第２のインターフェースから入力される第２のデジタルデータをそのサンプリングレートのｎ倍にオーバーサンプリングするフィルタ手段と、前記フィルタ手段によってオーバーサンプリングされた第２のデジタルデータと、前記第１のインターフェースを介して入力された第１のデジタルデータとを加算する加算手段と、前記加算手段によって加算されたデジタルデータをアナログ信号に変換する変換手段とを具備することを特徴とする。
【０００９】
この発明では、主線制御手段により、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する一方、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、副線制御手段により、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する。したがって、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することが可能となる。
【発明の効果】
【００１０】
本発明によれば、前記第１のサンプリングレートが前記第２のサンプリングレートより小であるときには、主線制御手段により、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する一方、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、副線制御手段により、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送するようにしたので、あらゆるデジタル情報に係り、記録においても、簡単な構成で、受信されたデジタルデータを変換することなく、忠実なデータのまま記録・伝送することができるという利点が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施の形態を説明する。
Ａ．第１実施形態
図１は、本発明の第１実施形態によるオーディオ再生装置の構成を示す回路図である。図において、Ａは、外部からのデジタルオーディオインターフェース信号が入力される入力端子であり、入力されるデジタルデータは、そのオーディオのサンプリング周波数ｆｓに依存したレートと固有のタイミングあるいはフォーマットとを有する。Ｂは、本装置が主に再生するメインのデジタルオーディオ信号（主信号）が入力される入力端子であり、入力されるオーディオのサンプリングレートはｆｓ’である。
【００１２】
受信回路１は、入力端子Ａに入力されるデジタルオーディオインターフェース信号を受信し、パラレルデータへ変換し、データｄｎとしてデジタル加算器５に供給する。デジタルフィルタ回路２は、入力端子Ｂに入力されるデジタルオーディオ信号をオーバーサンプリングしてローパスフィルタリングし、データＤｎとして加算器５に供給する。デジタル加算器５は、上記データＤｎとデータｄｎとをデジタル加算し、その結果（Ｄ＋ｄ）ｎをΔΣ変調器３に供給する。ΔΣ変調器３は、デジタル加算された（Ｄ＋ｄ）ｎをΔΣ変調し、１ビットストリームデータに変換してローパスフィルタ４に供給する。ローパスフィルタ４は、アナログ回路であって、先のΔΣ変調された１ビットストリームデータを、アナログオーディオ信号に変換するＤＡ変換の機能を有する。分周器６は、上記デジタルフィルタ回路２によるフィルタリングおよびΔΣ変調器３によるΔΣ変調を実行するためにｆｓ’レートに同期したマスタクロックＭＣＫを分周してデジタルフィルタ回路２およびΔΣ変調器３に供給するようになっている。
【００１３】
本実施形態の構成の特徴は、主信号を処理するデジタルフィルタ回路２から出力されるデータＤｎがｆｓ’のｎ倍にオーバーサンプリングされたパラレルデータであって、該データＤｎと、入力端子Ａから入力され、受信回路１から出力されるパラレルデータｄｎとを、デジタル加算器５によってそのままデジタル加算して、前述した処理にてＤＡ（デジタル−アナログ）変換することにある。この場合、ｆｓとｆｓ’とが非同期で全く異なるレートであっても、双方のデジタルデータを直接加算する。
【００１４】
受信回路１は、その意味では、単にパラレルデータへの変換が実現できればよい。この場合、０次ホールドされたデジタルデータｄｎとｎ倍のｆｓ’（ｎ・ｆｓ’）でオーバーサンプリングされたＤｎとを加算することになる。少なくとも入力端子Ａへ入力されるデジタルオーディオインターフェース信号の周波数レートｆｓの周期でパラレルデータｄｎが更新されるようにする。このようにすることで、実際には、ｎ倍のｆｓ’単位でデジタル加算が実現されて、しかも全く異なるｆｓレートの特性もそのまま伝達されてＤＡ変換されることになる。
【００１５】
正確には、データｄｎの変化点での非同期誤差が発生するが、それは、１／（ｎ・ｆｓ）精度である。この結果、ＤＡ変換されたオーディオは、若干の折り返し雑音と１／（ｎ・ｆｓ）のレート誤差変動による歪特性を悪化させることになる。しかし、オーバーサンプリング加算後、ΔΣ変調器３によりノイズも可聴外高域にシェービングされるため、聴感上はほとんど違和感を覚えることなく再生することが可能となる。該技術は、一種のサンプリングレート変換処理の１つとも言えなくもないが、本第１実施形態によれば、もともと主信号の処理に必要な構成のなかで外部オーディオデータを同時に処理するのに、最もコストパフォーマンスが高い手段の１つを実現することが可能となる。
【００１６】
Ｂ．第２実施形態（変形例）
上述した第１実施形態においては、外部からのデジタルオーディオインターフェース信号を受信する受信回路１において、０次ホールドされたデータについて説明したが、これに限らず、１次補間データを生成するようにしてもよい。ここで、図２は、本発明の第２実施形態による１次補間で処理する受信回路およびデジタル加算の一構成例を示す回路図である。図において、シリアルパラレル（Ｓ／Ｐ）変換回路１０は、外部デジタルオーディオインターフェースから入力される２チャンネルステレオデータＳ−ＤＡＴＡをパラレルデータに変換する。Ｎ１，Ｎ２は、インバータ回路である。１１ａ〜１１ｃは、パラレルデータラッチ回路である。１２ａ，１２ｂは、デジタルオーディオのゲインを１／２にする除算器である。１３ａ，１３ｂは、デジタル加算器である。１４は、２系列のパラレルデータのいずれか一方を選択する切替回路である。１５は、ΔΣ変調器である。１６は、図示するＬｃｈと同一の構成からなるステレオＲチャンネル側の処理回路である。
【００１７】
外部デジタルオーディオインターフェースから受信された２チャンネルステレオデータＳ−ＤＡＴＡは、シリアルパラレル変換回路１０によってシリアル／パラレル変換されて、そのうち、Ｌｃｈデータがラッチ回路１１ａでラッチされる。ラッチ回路１１ａにおけるラッチ信号は、外部インターフェースのレートｆｓに依存する、例えばＬＲＣＫ信号である。ラッチ回路１１ａのデータは、さらにＬＲＣＫ信号によって、ラッチ回路１１ｂで遅延させられてラッチされた後、それぞれのデータのゲインが除算器１２ａ，１２ｂで１／２に減衰された後、加算器１３ａで加算される。これは、時系列的に連続する２個のデータを加算して２で割るいわゆる平均値を生成する回路である。
【００１８】
次に、上記平均値と原データとを２ｆｓのレートで切替回路１４によって切り替えることにより、平均値補間による２倍オーバーサンプリングデータとなる。２ｆｓ周期で切り替わる切替回路１４の出力データは、メインオーディオ信号を処理するｎ・ｆｓ’のクロックでラッチ回路１１ｃにラッチされた後、メインオーディオ信号のサンプリング周波数ｆｓ’のｎ倍にオーバーサンプリング補間された各データＯＳＤと加算器１３ｂでデジタル加算され、ΔΣ変調器１５でΔΣ変調され、Ｌｃｈの１ｂｉｔストリームデータとして出力される。
【００１９】
なお、他方のＲｃｈデータも処理回路１６において同様に処理される。回路構成的には、処理クロックのスピードを上げて時分割で多重処理する実施例も容易に実現することが可能となる。
【００２０】
次に、上述した第２実施形態の構成によるデータ処理動作を、図３に示すタイミングチャートを参照して詳細に説明する。ＬＲＣＫ，ＢＣＫ、Ｓ−ＤＡＴＡで示す３線フォーマットとしてよく知られているインターフェースを受信する構成を例としている。したがって、シリアル／パラレル変換されたＬ，Ｒｃｈデータは、ＬＲＣＫの立上がりでラッチすれば、Ｌｃｈデータが抽出でき、立下がりでラッチすれば、Ｒｃｈデータが抽出でき、以降はｆｓレート期間、そのデータがホールドされる。もちろん、オーディオサンプリングレートに依存するタイプのインターフェースであれば、その他に既知のＩ２Ｓや、ＳＰＤＩＦ（ＥＩＡＪ／ＣＰ１２０１規格）などのフォーマットにおいても、要はサンプリングレート周期でパラレルデータが抽出できれば全て同じである。
【００２１】
このデータは、ラッチ回路１１ａにホールドされるが、これをそのままラッチ回路１１ｃで取り直せば、前述した実施形態で説明した０次ホールドでデジタル加算する構成と同等である。１次補間データを生成するためには、さらに、ラッチ回路１１ｂでデータを遅延させることにより、タイミング的には、それぞれ時系列的に連続する２個のデータ（ＬｎとＬn+1）を取得し、各デジタルオーディオデータのゲインを１／２にする。実際には、２の補数表現（２'s-compliment）デジタルデータを１／２にするには、回路的に１ビットシフトするだけである。これらを加算すれば、平均値（Ｌｎ＋Ｌn+1）／２が得られる。
【００２２】
そして、ＬＲＣＫのタイミングでデータを切り替えることによって、Ｌｎ，（Ｌｎ＋Ｌn+1）／２，Ｌn+1，…のように、ｆｓレートの間を平均値で補間した２倍のオーバーサンプリングデータを生成することができる。これをメインのｎ倍ｆｓ’にオーバーサンプリングされたデータと加算する際は、ｆｓとｆｓ’とが全く異なっていても構わず加算する。問題があるとすれば、図中▼で示す２ｆｓレートでデータ変化する前後のデータがｎ・ｆｓ’の周波数精度で誤差となり、初期ｆｓレートにジッターが発生することである。しかし、これは、主信号を処理するオーバーサンプリング次数を高くすれば、例えば１２８倍程度に上げれば、聴感上は十分な性能を得ることができる。
【００２３】
Ｃ．第３実施形態
上述した実施形態では、非同期デジタルオーディオデータを音声再生する系について説明したが、一方では、このデータを原データのまま記録・保存するシステムも必要とされる場合が多い。この場合、本体装置として外部インターフェース受信部と、さらに記録媒体（大容量メモリ等）までが一体となっていれば問題はない。しかしながら、現行では、一般に、これら装置は分離されており、例えば記録装置には、コンピュータのメモリ／ハードディスク、あるいはＤＡＴ（デジタルオーディオテープ）／ＭＤ（マイクロディスク）などがある。これら記憶装置は、必ずそれらのコントローラと、コンピュータの場合にはＣＰＵ（中央処理装置）あるいはその他ペリフェラルとデータ通信する必要がある。該データ通信には、独自フォームでも構わないが、汎用的には共通インターフェースが介在する。
【００２４】
本第３実施形態では、それらあらゆるフォーマットに適応・拡張して実施可能な、外部デジタルインターフェースからデータを受信し、異なるフォーマットのデジタルインターフェースへ変換する回路を提供するものである。特に、本第３実施形態では、入力端子Ａが例えばデジタルオーディオのサンプリングレートｆｓに依存するデジタルインターフェースＩＦ１（入力）、出力端子Ｂは別のサンプリングレートｆｓ’に依存、あるいは固定のデジタルインターフェースＩＦ２（出力）とし、もちろん、サンプリングレートｆｓとサンプリングレートｆｓ’とは独立かつ非同期である。この場合、ｆｓ＜ｆｓ’であれば、受信するサンプル数よりも送信できるサンプル数の方が多いので、デジタルインターフェース２へは間欠的にデータを送ることができる。その際、有効データと無効データを、フラグと同時に送信すればよく、この方法は既知である。
【００２５】
ここで、図４は、本第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。図において、１９は、デジタルインターフェースＩＦ１を受信し、データとタイミングとを主線路インターフェース処理回路２０および副線路インターフェース処理回路２１に供給する受信回路である。主線路処理回路２０は、上述した動作を実現するためのである。本第３実施形態の特徴は、上述した方法を拡張したもので、例えば、ｆｓ＞ｆｓ’の場合には、受信するサンプル数の方が送信できるサンプル数より多いので、オーバーフローするデータに対して、副線路処理回路２１を備えている。副線路処理回路２１は、主線路処理回路２０でオーバーフローしたデータを含めて複数の線路にフラグでコントロールしてデータを割り振りながら伝送するものである。タイミング生成器２２は、マスタクロックＭＣＫを分周して主線路インターフェース処理回路２０および副線路インターフェース処理回路２１に供給する。
【００２６】
出力するデジタルインターフェースＩＦ２は、前述したように、どのようなフォームであっても構わない。例えば、主線路処理回路２０用の出力フォームを複数備えてもよい。また、１ｆｓ’内を複数のスロットあるいはパケットに分割して同時に多くのデータを伝送できるようなフォーマットであってもよい。この場合、専用に定められた主線路用スロットの他に副線路用スロットへデータを転送することになる。
【００２７】
なお、スロット分割して多くのデータを転送する方法そのものは既に実施されている。Ｉｎｔｅｌ社がＰＣ（パーソナルコンピュータ）用のＡｕｄｉｏ Ｃｏｄｅｃ仕様として公開している、Ａｕｄｉｏ Ｃｏｄｅｃ‘９７ Ｒｅｖ２．１（Ｍａｙ ２２，１９９８）版からその構造について図５を参照して説明する。なお、以下では、ＡＣ９７と略す。ＡＣ９７インターフェースは、ＳＹＮＣ，ＢＣＫ，Ｓ−ＤＡＴＡ−ＩＮ，Ｓ−ＤＡＴＡ−ＯＵＴの４線からなる。従来の３線インターフェースと似ているが、異なるところは、ＢＣＫを２５６ｆｓ’と高速にしてＳ−ＤＡＴＡをスロットに分割し、多くのデータやコマンドの伝送を可能にしている。
【００２８】
データは、入力と出力の２本に分離されているだけであるので、その意味では、３線構成と同様である。データ線は、１３スロットに分割され、スロット０のみ１６ｂｉｔ構成で、フラグ類が載り、他スロットは２０ｂｉｔ構成で、スロット１に制御用アドレス、スロット２に制御データ、スロット３，４に主信号のステレオＬｃｈ／Ｒｃｈデータが載る。このように多くのデータが高い周波数で多重伝送できるので、もはやＬｃｈ／Ｒｃｈのみを分別するＬＲＣＫ信号という概念ではなく、ｆｓ’サイクルのレートでフォーマット先頭を表すＳＹＮＣ信号となっている。
【００２９】
ＡＣ９７インターフェースのフォーマットフレームは、ｆｓ’＝４８ｋＨｚ固定で使用されるよう定められている。なお、固定レートのフォーマットではあるが、扱うデジタルオーディオデータ等は、サンプリング周波数任意を前提に、フラグ類（スロット０の各ビット）が用意され、各スロットデータが有効であるか無効であるかを、このフラグで定義する。したがって、このような構成において、本発明による副線路のデータとフラグとを主線路以外のスロットに割り当てることで容易に実現することが可能である。
【００３０】
図６は、本第３実施形態における主線路／副線路インターフェース処理回路の一構成例を示す回路図である。図において、３１は、シリアル−パラレル変換回路、３２はパラレル−シリアル変換回路である。３３は遅延回路、３４〜３７はバスドライバ−３ステート回路、３８はバス線、３９はタイミング生成回路、４０はインバータ回路、４１，４２はＮＡＮＤ回路、４３ａ〜４３ｃはパラレルデータラッチ回路、４４ａ〜４４ｄはフリップフロップ回路である。入力インターフェースは、先に述べた３線信号フォームを例に、出力は上述したＡＣ９７インターフェースフォームを例に１ｃｈデータ（Ｌｃｈ）のみを処理する構成で示している。
【００３１】
シリアル−パラレル変換回路３１は、ｆｓレートのデジタルインターフェースＩＦ１からシリアルデータを受け、ラッチ回路４３ａでＬｃｈデータをラッチする。さらに、今度は、ｆｓ’から決まるタイミングで、ラッチ回路４３ｂにデータを取り直す。このとき、データがラッチされて準備できていると、フラグｆ１が出力できるようフラグ処理としてフリップフロップ回路４４ａ，４４ｂおよびＮＡＮＤ回路４１が動作する。その後、準備できたフラグｆ１とデータＰＣＭ１とは、ＡＣ９７インターフェースフォーマットに従うタイミング（ａ），（ｂ）に合わせてバス８にドライブされ、パラレル−シリアル変換回路３２からその他各種フォーマットデータ（図示略）とともに、インターフェースＩＦ２へ出力されると同時に、フラグｆ１がクリアされる。
【００３２】
以上、主線路インターフェース変換処理回路としての動作であるが、前述したように、ｆｓ＞ｆｓ’となり、送信するデータＰＣＭ１の数よりも、受信するサンプル数の方が多い場合には、副線路インターフェース処理回路として以下に説明するように動作する。まず、主線路インターフェースのフラグ回路としてフリップフロップ回路４４ａがセットされているときに、さらに次のサンプル受信があった場合、すなわちオーバーフローになった場合、副線路フラグ回路、フリップフロップ回路４４ｃがセットされる。ここにセットされると、以降、ラッチ回路４３ａに更新されたデータは、ラッチ回路４３ｃへ流れるようになる。そのときのＳＹＮＣフレームにて主線路と副線路とが同時にデータを送信することになる。もちろん、副線路へ乗せるスロットは、主線路と異なっており、バスドライブタイミングは、図示する（ｄ）である。この（ａ）〜（ｄ）のタイミングは、どのスロットにデータを載せるか、有効データであるかにより、それぞれタイミング回路３９によって制御される。但し、ＡＣ９７フォーマットに従えば、フラグに関しては主／副ともスロット０の異なるビットに乗せることになるので、実際としては、（ａ）と（ｃ）とは同一タイミングである。
【００３３】
上述した動作について、図７のタイミングチャートを参照してより詳細に説明する。図７では、ＳＹＮＣの立上がり付近のみを中心に簡略的に示している。このＳＹＮＣの立上がりから次のＳＹＮＣの立上がりまでが、ｆｓ’レートのフレームである。これに対して、ｆｓレートのＬＲＣＫについては、上記ＳＹＮＣと非同期かつ異なるレートであるときに、いろいろなケースをフレーム（０）〜（４）に示している。ＬＲＣＫの立上がりで受信データがラッチ回路４３ａに更新されていく。そのとき、フリップフロップ回路４４ａがセットされ、その後発生するＳＹＮＣによってフリップフロップ回路４４ｂへフラグがラッチされると、ＮＡＮＤ回路４１によってフリップフロップ回路４４ａがクリアされると同時に、データはフリップフロップ回路４４ｂに移ったフラグによってラッチ回路４３ｂにラッチされる。
【００３４】
これは、前フレームの中で抽出されたデータが次のＳＹＮＣフレームでフラグと対応させて送信するための非同期吸収動作である。フラグは、ＳＹＮＣフレーム（１）のスロット０に相当するタイミング（ａ）で出力され、データＬ０は特定のスロットに対応するタイミング（ｂ）で出力される。
【００３５】
フリップフロップ回路４４ｂのフラグ信号は、インターフェースＩＦ２のフォーマットへ出力された時点（タイミング（ａ））でクリアされる。データの受信がないフレーム（１）の場合には、フレーム（２）へ出力するフォーマットデータへはフラグもデータもセットされない。正確には、フラグ、データともに０に固定して出力されている。
【００３６】
次のフレーム（２）においては、同一フレーム内にＬＲＣＫによって２サンプルを受信する場合である。まず、最初のデータＬ１を受信することによって、フラグｆ１のベースがフリップフロップ回路４４ａにセットされ、２回目のＬ２データ受信が発生した場合には、同一フレーム内の２回目であることをフリップフロップ回路４４ａのステートで判定されて、フリップフロップ回路４４ｃがセットされると同時に、Ｌ１データは、ラッチ回路４３ｃにラッチされ、ラッチ回路４３ａのデータは、新たに受信したデータＬ２へ更新される。
【００３７】
ラッチ回路４３ｃにデータを移動する際のタイミング関係を考慮して、図９に示すように、遅延回路３３が挿入されている。副線路回路は、上述したように、同一フレーム内に２回のデータ受信が発生しない限り動作せず、ラッチ回路４３ｃは、次の２サンプル受信が発生するまでデータを保持する。従って、ＳＹＮＣフレーム（３）では、データＬ２が主線路としてタイミング（ｂ）のスロットへ、データＬ１は副線路としてタイミング（ｄ）のスロットへ、同時にフラグｆ１，ｆ２（スロット０のタイミング（ａ），（ｃ））とともに出力できる。
【００３８】
なお、主線路、副線路に同時にデータが出力される場合には、受信データの時系列順序は、副線路データの方が必ず先行することがインターフェース上の仕様として約束されていれば何ら問題はない。
【００３９】
Ｄ．第４実施形態
次に、本発明の第４実施形態として、ＡＤ／ＤＡ変換機能を有するシングルコーディックシステムに応用した例について説明する。図８は、本第４実施形態による装置の一構成例を示す回路図である。図において、Ｅは、本コーディックシステムのインターフェースで、例えばＡＣ９７フォーマットである。５１〜５４は、上記インターフェースに従うメインのデジタルオーディオ入力／出力回路である。５５は、オーバーサンプリングデジタルフィルタ回路である。５７は、ΔΣ変調器、５８は、ＤＡ変換器、５９はデシメーションフィルタ回路、６０はΔΣ変調器、６１はタイミング生成回路、６２は水晶発信回路である。
【００４０】
図示する破線で囲まれたブロックは、従来のシングルチップのコーディックＬＳＩ等で実現されているシステムである。そこへ新たに非同期デジタルインターフェースＩＦ１を備えたサブオーディオソースへの対応に拡張したい場合、その副オーディオ入力回路（受信回路）７０を設けて、かつその再生バスに関しては、前述した第１実施形態の図１で示したように、メインとサブオーディオをデジタル加算器５６で加算すればよい。記録側に関しては、前述した第３実施形態の図４で示したように、主線路出力回路５２と副線路出力回路５３を設けるだけで、簡単かつローコストでサブオーディオソースの記録再生機能が組み込み可能となる。
【００４１】
各オーディオがステレオ２チャネルとしても、ＡＣ９７インターフェースへの出力は、Ｓ１〜Ｓ３の合計６スロットを用いれば、メイン／サブを主／副線路に分割して同時に伝送することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態によるオーディオ再生装置の一構成例を示す回路図である。
【図２】本発明の第２実施形態によるオーディオ再生装置の外部インターフェース受信回路の一構成例を示す回路図である。
【図３】本第２実施形態による外部インターフェース受信回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。
【図５】従来のデジタルインターフェースフォーマット例を示すタイミングチャートである。
【図６】本第３実施形態によるインターフェース変換回路の一構成例を示す回路図である。
【図７】本第３実施形態によるインターフェース変換回路の動作を説明するためのタイミングチャートである。
【図８】本第４実施形態による装置の一構成例を示す回路図である。
【符号の説明】
【００４３】
１ 受信回路
２ デジタルフィルタ回路（フィルタ手段）
３ ΔΣ変調器
４ ローパスフィルタ（変換手段）
５ デジタル加算器（加算手段）
６ 分周器
２０ 主線路インターフェース処理回路（主線制御手段）
２１ 副線路インターフェース処理回路（副線制御手段）
５１ 主オーディオ入力回路
５２ 主線路出力回路
５３ 副線路出力回路
５４ 主オーディオ出力回路
５５ オーバーサンプリングデジタルフィルタ回路（フィルタ手段）
５６ デジタル加算器（加算手段）
５７ ΔΣ変調器
５８ ＤＡ変換器（変換手段）
５９ デシメーションフィルタ回路
６０ ΔΣ変調器
６１ タイミング生成回路
６２ 水晶発信回路
７０ 副オーディオ入力回路
【特許請求の範囲】
【請求項１】
第１のサンプリングレートでデジタルデータを伝送する第１のインターフェースと、前記第１のデジタルデータとは非同期で、かつ独立した第２のサンプリングレートでデジタルデータを伝送する第２のインターフェースと、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する主線制御手段と、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する副線制御手段とを具備することを特徴とするデジタルデータ伝送装置。
【請求項２】
前記第２のインターフェースから入力される第２のデジタルデータをそのサンプリングレートのｎ倍にオーバーサンプリングするフィルタ手段と、前記フィルタ手段によってオーバーサンプリングされた第２のデジタルデータと、前記第１のインターフェースを介して入力された第１のデジタルデータとを加算する加算手段と、前記加算手段によって加算されたデジタルデータをアナログ信号に変換する変換手段とを具備することを特徴とする請求項１記載のデジタルデータ伝送装置。
【請求項１】
第１のサンプリングレートでデジタルデータを伝送する第１のインターフェースと、前記第１のデジタルデータとは非同期で、かつ独立した第２のサンプリングレートでデジタルデータを伝送する第２のインターフェースと、前記第１のインターフェースから入力されたデジタルデータを、フラグとともに主線路を用いて前記第２のインターフェースへ間欠的に伝送する主線制御手段と、前記第１のサンプリングレートが前記第２のサンプリングレートより大であるときには、前記主線路による伝送だけではオーバーフローするデータを、フラグとともに副線路を用いて前記第２のインターフェースへ伝送する副線制御手段とを具備することを特徴とするデジタルデータ伝送装置。
【請求項２】
前記第２のインターフェースから入力される第２のデジタルデータをそのサンプリングレートのｎ倍にオーバーサンプリングするフィルタ手段と、前記フィルタ手段によってオーバーサンプリングされた第２のデジタルデータと、前記第１のインターフェースを介して入力された第１のデジタルデータとを加算する加算手段と、前記加算手段によって加算されたデジタルデータをアナログ信号に変換する変換手段とを具備することを特徴とする請求項１記載のデジタルデータ伝送装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−１１３４２９（Ｐ２００８−１１３４２９Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００７−２６８４２０（Ｐ２００７−２６８４２０）
【出願日】平成１９年１０月１５日（２００７．１０．１５）
【分割の表示】特願平１１−３１０３４４の分割
【原出願日】平成１１年１０月２９日（１９９９．１０．２９）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１９年１０月１５日（２００７．１０．１５）
【分割の表示】特願平１１−３１０３４４の分割
【原出願日】平成１１年１０月２９日（１９９９．１０．２９）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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