データ処理回路、集積回路装置及び電子機器
【課題】画像データの転送元であらかじめ画素フォーマット変換や色変換を行う必要がなく、そのため転送元の負荷を低減することができるデータ処理回路、集積回路装置及び電子機器を提供すること。
【解決手段】データ処理回路１Ａは、第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のバス３を介して伝送される第２の画素データ信号３ａに変換する。レジスター部３０は、第１の画素データ信号２ａにおける複数の第１の画素要素データの並び順を特定するための第１の設定情報３１を記憶する。第１のフォーマット変換部１０は、第１の設定情報３１に基づいて、第１の画素データ信号２ａから所与の基準ビットを先頭として複数の第１の画素要素データを取り出し、画素データ信号１２を生成する。色変換部２０は、第１の色空間から第２の色空間への変換式に従い、画素データ信号１２を画素データ信号２２に変換する。
【解決手段】データ処理回路１Ａは、第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のバス３を介して伝送される第２の画素データ信号３ａに変換する。レジスター部３０は、第１の画素データ信号２ａにおける複数の第１の画素要素データの並び順を特定するための第１の設定情報３１を記憶する。第１のフォーマット変換部１０は、第１の設定情報３１に基づいて、第１の画素データ信号２ａから所与の基準ビットを先頭として複数の第１の画素要素データを取り出し、画素データ信号１２を生成する。色変換部２０は、第１の色空間から第２の色空間への変換式に従い、画素データ信号１２を画素データ信号２２に変換する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
プロジェクターやプリンター等、画像データを処理する電子機器が広く普及しており、半導体プロセスの微細化が進むにつれ、これらの電子機器に含まれる画像処理装置はＣＰＵと画像処理回路が組み込まれた１つのＩＣで実現されるようになっている。このような画像処理用ＩＣでは、ＣＰＵの制御のもと、汎用バスに接続されたメモリーから読み出した画像データをビデオバスを介して画像処理回路に転送する処理が必要になる場合がある。そして、汎用バスとビデオバスは互いに異なるバスプロトコルで動作するので、この画像データの転送処理を実現するためには、汎用バスを介してメモリーから転送された画像データをビデオバスを解して転送可能な画像データに変換するデータ処理回路が必要になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−４５４５８号公報
【特許文献２】特開平１０−６５７７号公報
【特許文献３】特開２００８−２７６３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のデータ処理回路はバスプロトコル変換のみを行っており、画像データの画素フォーマットの変換処理とＲＧＢからＹＵＶ等への色変換処理が必要な場合は、ＣＰＵがメモリー上に画像データを展開してこれらの変換処理を行った後、変換処理された画像データを汎用バスを介してデータ処理回路に転送していた。この手法では、ＣＰＵが画素フォーマット変換処理と色変換処理を行うので、単位時間当たりの画像データの転送量が大きくなると、ＣＰＵの処理が間に合わないという問題が生じ得る。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像データの転送元であらかじめ画素フォーマット変換や色変換を行う必要がなく、そのため転送元の負荷を低減することができるデータ処理回路、集積回路装置及び電子機器を提供することができる。
【課題を解決するための手段】
【０００６】
（１）本発明は、第１のプロトコルに従う第１のバスを介して伝送される第１の画素データ信号を受け取り、第２のプロトコルに従う第２のバスを介して伝送される第２の画素データ信号に変換するデータ処理回路であって、レジスター部と、第１のフォーマット変換部と、色変換部と、を含み、前記第１の画素データ信号は、所与の第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、前記第２の画素データ信号は、所与の第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有し、前記レジスター部は、前記第１の画素データ信号における前記複数の第１の画素要素データの並び順を特定するための第１の設定情報を記憶し、前記第１のフォーマット変換部は、前記第１の設定情報に基づいて、前記第１の画素データ信号から所与の基準ビットを先頭として前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第１の画素フォーマットの画素データ信号を生成し、前記色変換部は、前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記第１のフォーマット変換部が生成した前記画素データ信号を前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路である。
【０００７】
本発明によれば、第１のバスを介して伝送される第１の画素データ信号に対して画素フォーマット変換と色変換を施し、第２のバスを介して伝送される第２の画素データ信号に変換するので、第１の画素データ信号の転送元であらかじめ画素フォーマット変換や色変換を行う必要がなく、そのため転送元の負荷を低減することができる。
【０００８】
また、本発明によれば、第１の設定情報により、特定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの並び順を特定することができる。そのため、第１の画素データ信号における複数の第１の画素要素データの並び順が可変であっても、当該並び順に応じてあらかじめ第１の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性を向上させることができる。
【０００９】
（２）このデータ処理回路において、前記レジスター部は、前記第１の画素データ信号の前記基準ビットを特定するための第２の設定情報を記憶し、前記第１のフォーマット変換部は、前記第１の設定情報及び前記第２の設定情報に基づいて、前記第１の画素データ信号から前記複数の第１の画素要素データを取り出すようにしてもよい。
【００１０】
本発明によれば、第２の設定情報により、複数の第１の画素要素データの並び順の基準となる基準ビットを特定することができる。そのため、第１の画素データ信号の基準ビットの位置が可変であっても、当該基準ビットの位置に応じてあらかじめ第２の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性をさらに向上させることができる。
【００１１】
（３）このデータ処理回路において、前記レジスター部は、前記第１の画素データ信号の前記基準ビットが前記第１の画素要素データの一部であるか否かを特定するための第３の設定情報を記憶し、前記第１のフォーマット変換部は、前記第３の設定情報に基づいて、前記第１の画素要素データの一部として前記基準ビットを取り出すか否かを決定するようにしてもよい。
【００１２】
本発明によれば、第３の設定情報により、複数の第１の画素要素データの並び順の基準となる基準ビットが第１の画素要素データの一部であるか否か（すなわち、有効なデータであるか否か）を特定することができる。そのため、第１の画素データ信号の基準ビットが有効、無効の両方のケースがあり得る場合であっても、当該基準ビットが有効か無効かに応じてあらかじめ第３の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性をさらに向上させることができる。
【００１３】
（４）このデータ処理回路において、前記第１のフォーマット変換部は、前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｍとした時、当該第１の画素要素データの各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、前記第１の画素フォーマットの画素データ信号を生成するようにしてもよい。
【００１４】
本発明によれば、第１の画素要素データの値がｍビットで表せる最大値すなわち２ｍ−１（すべてのビットが１）である場合、第１の画素フォーマットの画素データ信号もｍ＋ｎビットで表せる最大値すなわち２ｍ＋ｎ−１（すべてのビットが１）になる。また、第１の画素要素データの値がｍビットで表せる最小値すなわち０（すべてのビットが０）である場合、第１の画素フォーマットの画素データ信号もｍ＋ｎビットで表せる最小値すなわち０（すべてのビットが０）になる。従って、ｍ＋ｎビットのレンジ（０〜２ｍ＋ｎ−１）を最大限有効に利用することができるので、画素データ信号のビット拡張に伴う誤差を最小にすることができる。
【００１５】
（５）このデータ処理回路は、第２のフォーマット変換部と、画素データ選択部と、をさらに含み、第１の画素データ信号は、複数の種類の画素フォーマットのうちのいずれかの画素フォーマットを有し、前記レジスター部は、前記第１の画素データ信号の画素フォーマットを特定するための第４の設定情報と、所定の画素フォーマットの前記第１の画素データ信号における前記複数の第１の画素要素データの配置を特定するための第５の設定情報を記憶し、前記第２のフォーマット変換部は、前記第５の設定情報に基づいて、前記所定の画素フォーマットの前記第１の画素データ信号から前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第２の画素フォーマットの画素データ信号を生成し、前記画素データ選択部は、前記第４の設定情報に基づいて、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号のいずれか一方を選択し、前記色変換部は、前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記画素データ選択部により選択された、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号を、前記複数の第２の画素要素データを含む画素データ信号に変換するようにしてもよい。
【００１６】
本発明によれば、第５の設定情報により、所定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの配置を特定することができる。そのため、所定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの配置が可変であっても、当該配置に応じてあらかじめ第５の設定情報を変更することにより、複数の第１の画素要素データを取り出して第２の画素フォーマットの画素データ信号を生成することができる。さらに、第４の設定情報により、第１の画素データ信号の画素フォーマットを特定することができる。そのため、第１の画素データ信号の画素フォーマットが可変である場合でも、当該画素フォーマットに応じてあらかじめ第４の設定情報を変更することにより、第１の画素フォーマットの画素データ信号又は第２の画素フォーマットの画素データ信号を選択して色変換処理を行うことができる。従って、本発明によれば、第１の画素データ信号の画素フォーマットが可変である場合でも、画素フォーマット変換処理と色変換処理を行うことができる。
【００１７】
（６）このデータ処理回路において、前記第２のフォーマット変換部は、前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｊとした時、当該第１の画素要素データの各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、前記第２の画素フォーマットの画素データ信号を生成するようにしてもよい。
【００１８】
本発明によれば、第１の画素要素データの値がｊビットで表せる最大値すなわち２ｊ−１（すべてのビットが１）である場合、第２の画素フォーマットの画素データ信号もｊ＋ｋビットで表せる最大値すなわち２ｊ＋ｋ−１（すべてのビットが１）になる。また、第１の画素要素データの値がｊビットで表せる最小値すなわち０（すべてのビットが０）である場合、第２の画素フォーマットの画素データ信号もｊ＋ｋビットで表せる最小値すなわち０（すべてのビットが０）になる。従って、ｊ＋ｋビットのレンジ（０〜２ｊ＋ｋ−１）を最大限有効に利用することができるので、画素データ信号のビット拡張に伴う誤差を最小にすることができる。
【００１９】
（７）本発明は、上記のいずれかのデータ処理回路を含む、集積回路装置である。
【００２０】
この集積回路装置において、外部信号に基づいて前記第１の画素データ信号の画素フォーマットを判断し、前記データ処理回路に含まれる前記レジスター部に前記第１〜第５の設定情報の少なくとも１つを設定する設定部を含むようにしてもよい。
【００２１】
（８）本発明は、上記の集積回路装置を含む、電子機器である。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態のデータ処理回路の機能ブロック図。
【図２】第１実施形態のデータ処理回路の具体的な構成の一例を示す図。
【図３】ＲＧＢデータのフォーマットの一例を示す図。
【図４】ＲＧＢフォーマット変換回路の具体的な構成の一例を示す図。
【図５】Ｒ、Ｇ、Ｂのビット位置の特定について説明するための図。
【図６】ビット拡張回路によるビット拡張の一例を示す図。
【図７】第１実施形態のデータ処理回路の動作タイミングの一例を示す図。
【図８】第２実施形態のデータ処理回路の機能ブロック図。
【図９】第２実施形態のデータ処理回路の具体的な構成の一例を示す図。
【図１０】ＹＵＶ４２２データのフォーマットの一例を示す図。
【図１１】ＹＵＶフォーマット変換回路の具体的な構成の一例を示す図。
【図１２】選択回路の選択論理の真理値表を示す図。
【図１３】ビット拡張回路によるビット拡張の一例を示す図。
【図１４】第２実施形態のデータ処理回路の動作タイミングの一例を示す図。
【図１５】本実施形態の電子機器の一例としてのプロジェクターのブロック図。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２４】
１．データ処理回路
（１）第１実施形態
図１は、第１実施形態のデータ処理回路の機能ブロック図である。
【００２５】
第１実施形態のデータ処理回路１Ａは、第１のプロトコルに従う第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のプロトコルに従う第２のバス３を介して伝送される第２の画素データ信号３ａに変換する処理を行う。
【００２６】
第１のバスは、第１の画素データ信号２ａを伝送するための専用バスであってもよいし、第１の画素データ信号２ａだけでなく他のデータ信号も伝送することができる汎用バスであってもよい。同様に、第２のバス３は、第２の画素データ信号３ａを伝送するための専用バスであってもよいし、第２の画素データ信号３ａだけでなく他のデータ信号も伝送することができる汎用バスであってもよい。
【００２７】
第１の画素データ信号２ａは、第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、第２の画素データ信号３ａは、第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有する。
【００２８】
第１の色空間、第２の色空間は、例えば、ＲＧＢ（Red-Green-Blue）、ＲＧＢＡ（Red-Green-Blue-Alpha）、ＹＵＶ（ＹＣｂＣｒ，ＹＰｂＰｒ等の総称）、ＣＭＹ（Cyan-Magenta-Yellow）等の色空間である。例えば、第１の色空間がＲＧＢ空間であれば、第１の画素データ信号２ａはＲＧＢ空間で定義される色情報をＲ、Ｇ、Ｂの３つのデータで表現する画素データ信号（以下、「ＲＧＢデータ信号」という）であり、複数の第１の画素要素データはＲ、Ｇ、Ｂの各データである。また、例えば、第１の色空間がＹＵＶ空間であれば、第１の画素データ信号２ａはＹＵＶ空間で定義される色情報をＹ、Ｕ、Ｖの３つのデータで表現する画素データ信号（以下、「ＹＵＶデータ信号」という）であり、複数の第１の画素要素データはＹ、Ｕ、Ｖの各データである。
【００２９】
データ処理回路１Ａは、第１のフォーマット変換部１０、色変換部２０、レジスター部３０を含む。
【００３０】
レジスター部３０は、少なくとも第１の設定情報３１を記憶している。第１の設定情報３１は、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）における複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の並び順を特定するための情報である。
【００３１】
第１のフォーマット変換部１０は、第１の設定情報３１に基づいて、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から所与の基準ビット（ビットｂｘとする）を先頭として複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を取り出し、当該複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を含む第１の画素フォーマットの画素データ信号１２を生成する処理を行う。
【００３２】
また、レジスター部３０は、第２の設定情報３２をさらに記憶していてもよい。第２の設定情報３２は、第１の画素データ信号２ａの基準ビットｂｘを特定するための情報である。
【００３３】
そして、第１のフォーマット変換部１０は、第１の設定情報３１及び第２の設定情報３２に基づいて、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を取り出す処理を行うにしてもよい。
【００３４】
また、レジスター部３０は、第３の設定情報３３をさらに記憶していてもよい。第３の設定情報３３は、第１の画素データ信号２ａの基準ビットｂｘが第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂのいずれかのデータ）の一部であるか否かを特定するための情報である。
【００３５】
そして、第１のフォーマット変換部１０は、第３の設定情報３３に基づいて、第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂのいずれかのデータ）の一部として基準ビットｂｘを取り出すか否かを決定する処理を行うようにしてもよい。
【００３６】
また、第１のフォーマット変換部１０は、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から取り出した複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の各々のビット数をｍとした時、当該第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、第１の画素フォーマットの画素データ信号１２を生成する処理を行うようにしてもよい。
【００３７】
色変換部２０は、第１の色空間（例えば、ＲＧＢ空間）から第２の色空間（例えば、ＹＵＶ空間）への所与の変換式に従い、第１のフォーマット変換部１０が生成した画素データ信号１２（例えば、Ｒ、Ｇ、Ｂの各データを含む信号）を複数の第２の画素要素データ（例えば、Ｙ、Ｕ、Ｖの各データ）を含む画素データ信号２２に変換する処理を行う。
【００３８】
なお、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３は、レジスター部３０において１つのレジスターに記憶されていてもよいし、複数のレジスターに分かれて記憶されていてもよい。
【００３９】
以下、図１に示した第１実施形態のデータ処理回路の具体的な構成例について説明する。
【００４０】
図２は、第１実施形態のデータ処理回路の具体的な構成の一例を示す図である。
【００４１】
汎用バス２００（図１で説明した第１のバス２の一例）には、第１実施形態のデータ処理回路１００Ａ、ＣＰＵ２１０、ＤＭＡコントローラー２２０、ＲＯＭやＲＡＭなどのメモリー２３０等が接続されており、ＣＰＵ２１０又はＤＭＡコントローラー２２０はメモリー２３０に格納された画素データを汎用バス２００を介してデータ処理回路１００Ａに転送する。本実施形態では、メモリー２３０に格納された画素データは、ＲＧＢ空間（図１で説明した第１の色空間の一例）で定義される色情報をＲ、Ｇ、Ｂの３つのデータで表現する画素データ（以下、「ＲＧＢデータ」という）である。
【００４２】
データ処理回路１００Ａは、メモリー２３０に格納されたＲＧＢデータをＹＵＶ空間（図１で説明した第２の色空間の一例）で定義される色情報をＹ、Ｕ、Ｖの３つのデータで表現する画素データ（以下、「ＹＵＶデータ」という）に変換してビデオバス３００（図１で説明した第２のバス３の一例）を介して画像処理回路３１０に転送する処理を行う。すなわち、データ処理回路１００Ａは、汎用バス２００からビデオバス３００へのバスプロトコル変換処理とＲＧＢデータからＹＵＶデータへの変換処理を同時に行う。
【００４３】
なお、汎用バス２００を介して転送されるＲＧＢデータは図１で説明した第１の画素データ信号２ａの一例であり、ビデオバス３００を介して転送されるＹＵＶデータは図１で説明した第２の画素データ信号３ａの一例である。また、ＲＧＢデータに含まれるＲ、Ｇ、Ｂの各データは図１で説明した第１の画素要素データの一例であり、ＹＵＶデータに含まれるＹ、Ｕ、Ｖの各データは図１で説明した第２の画素要素データの一例である。
【００４４】
本実施形態では、ＣＰＵ２１０、ＤＭＡコントローラー２２０、メモリー２３０、データ処理回路１００Ａ、画像処理回路３１０は、共通のクロック信号（CLK）（図示省略）に同期して動作する。
【００４５】
データ処理回路１００Ａは、ＲＧＢフォーマット変換回路１１０（図１で説明した第１のフォーマット変換部１０の一例）、色変換回路１２０（図１で説明した色変換部２０の一例）、レジスターブロック１３０（図１で説明したレジスター部３０の一例）、バスインターフェース（Ｉ／Ｆ）回路１４０ａ、１４０ｂ、ＦＩＦＯメモリー（First In First Out Memory）１５０、ＦＩＦＯメモリー１６０及びタイミング生成回路１７０を含んで構成されている。
【００４６】
バスインターフェース回路１４０ａは、ＣＰＵ２１０によるレジスターブロック１３０に含まれる各種レジスター（フォーマット変換設定レジスター１３１、色変換設定レジスター１３２等）へのライト要求及びリード要求に対する処理を行う。
【００４７】
より具体的には、ＣＰＵ２１０は、バスマスターとして機能し、バススレーブとして機能するバスインターフェース回路１４０ａに、汎用バス２００を介して３２ビットのアドレスデータ２０１ａ（HAD1[31:0]）、３２ビットのライトデータ２０２ａ（HWD1[31:0]）、１ビットのセレクト信号２０３ａ（HSEL1）、１ビットのライト信号２０４ａ（HWRITE1）、１ビットのレディー入力信号２０５ａ（HRDYIN1）等を転送する。
【００４８】
バスインターフェース回路１４０ａは、アドレスデータ２０１ａ、ライトデータ２０２ａ、セレクト信号２０３ａ、ライト信号２０４ａ、レディー入力信号２０５ａ等を受け取り、セレクト信号２０３ａ、ライト信号２０４ａ、レディー入力信号２０５ａがすべてアクティブ（ハイレベル）であれば、アドレスデータ２０１ａにより指定されるアドレスに割り当てられたレジスターにライトデータ２０２ａを書き込む処理を行う。
【００４９】
なお、本実施形態では、すべての制御信号について、ハイレベルであればアクティブ、ローレベルであればインアクティブを意味するものとするが、本発明はこれに限定されるものではない。
【００５０】
また、バスインターフェース回路１４０ａは、セレクト信号２０３ａとレディー入力信号２０５ａがアクティブ（ハイレベル）、かつ、ライト信号２０４ａがインアクティブ（ローレベル）であれば、アドレスデータ２０１ａにより指定されるアドレスに割り当てられたレジスターからデータを読み出し、汎用バス２００にリードデータ２０７ａ（HRD1[31:0]）を出力する。
【００５１】
バスインターフェース回路１４０ｂは、ＣＰＵ２１０やＤＭＡコントローラー２２０によるＲＧＢデータの転送要求に対する処理を行う。本実施形態では、汎用バス２００を介して転送される１画素分のＲＧＢデータは、ＲＧＢ５５５フォーマット（Ｒ、Ｇ、Ｂの各データがすべて５ビット）の１５ビットＲＧＢデータ、又はＲＧＢ５６５フォーマット（Ｒ、Ｇ、Ｂの各データがそれぞれ５ビット、６ビット、５ビット）の１６ビットＲＧＢデータのいずれかであるものとするが、本発明はこれに限定されるものではない。
【００５２】
より具体的には、ＣＰＵ２１０やＤＭＡコントローラー２２０は、バスマスターとして機能し、バススレーブとして機能するバスインターフェース回路１４０ｂに、汎用バス２００を介して３２ビットのアドレスデータ２０１ｂ（HAD2[31:0]）、３２ビットのライトデータ２０２ｂ（HWD2[31:0]）、１ビットのセレクト信号２０３ｂ（HSEL2）、１ビットのライト信号２０４ｂ（HWRITE2）、１ビットのレディー入力信号２０５ｂ（HRDYIN2）等を転送する。
【００５３】
ここで、ライトデータ２０２ｂには２画素分のＲＧＢデータが含まれている。具体的には、ライトデータ２０２ｂの下位１６ビット（HWD2[15:0]）に１画素目のＲＧＢデータが含まれており、上位１６ビット（HWD2[31:16]）に２画素目のＲＧＢデータが含まれている。そして、バスインターフェース回路１４０ｂは、アドレスデータ２０１ｂ、ライトデータ２０２ｂ、セレクト信号２０３ｂ、ライト信号２０４ｂ、レディー入力信号２０５ｂ等を受け取り、セレクト信号２０３ｂ、ライト信号２０４ｂ、レディー入力信号２０５ｂがすべてアクティブ（ハイレベル）の時に、アドレスデータ２０１ｂにより指定されるアドレスがＦＩＦＯメモリー１５０のアドレス（以下、「００００００００Ｈ」とする）であれば、ライトデータ２０２ｂに含まれる２画素分のＲＧＢデータをＦＩＦＯメモリー１５０に書き込む処理を行う。
【００５４】
また、バスインターフェース回路１４０ｂは、ＦＩＦＯメモリー１５０をモニターし、ＦＩＦＯメモリー１５０が一杯であることを検出すると、ＦＩＦＯメモリー１５０に空きが生じるまでレディー出力信号２０６ｂ（HRDYOUT2）をインアクティブ（ローレベル）にする。レディー出力信号２０６ｂがインアクティブ（ローレベル）である間、ＣＰＵ２１０やＤＭＡコントローラー２２０による次の２画素分のＲＧＢデータ（ライトデータ２０２ｂ）の転送要求が待たされる。
【００５５】
図３（Ａ）〜図３（Ｄ）は、汎用バス２００を介して転送される１画素分のＲＧＢデータのフォーマットの一例を示す図である。先に説明したように、本実施形態では、転送されるＲＧＢデータはＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのいずれかであるが、Ｒ、Ｇ、Ｂの並び順は可変である。
【００５６】
図３（Ａ）に示すフォーマットは、ＲＧＢ５６５フォーマットであり、かつ、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが配置されている。すなわち、ビット１５を先頭としてＲ、Ｇ、Ｂの順にデータが並んでいる。
【００５７】
また、図３（Ｂ）に示すフォーマットは、ＲＧＢ５６５フォーマットであり、かつ、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが配置されている。すなわち、ビット１５を先頭としてＢ、Ｇ、Ｒの順にデータが並んでいる。
【００５８】
また、図３（Ｃ）に示すフォーマットは、ＲＧＢ５５５フォーマットであり、かつ、ビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが配置されている。すなわち、ビット１５を先頭ビットとしてＲ、Ｇ、Ｂの順にデータが並んでおり、先頭ビット（ビット１５）には有効なデータが無いと考えることができる。
【００５９】
また、図３（Ｄ）に示すフォーマットは、ＲＧＢ５５５フォーマットであり、かつ、ビット１５〜８、ビット７〜０に、それぞれ図３（Ｃ）のフォーマットのビット７〜０、ビット１５〜８のデータが配置されている。すなわち、図３（Ｃ）のフォーマットがリトルエンディアン方式の並びになっているのに対して、図３（Ｄ）のフォーマットはビッグエンディアン方式の並びになっている。そのため、図３（Ｄ）のフォーマットではビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが配置されている。すなわち、ビット７を先頭ビットとしてＢ、Ｇ、Ｒの順にデータが並んでおり、先頭ビット（ビット７）には有効なデータが無いと考えることができる。
【００６０】
図２に戻り、ＲＧＢフォーマット変換回路１１０は、ＦＩＦＯメモリー１５０の先頭に格納された２画素分のＲＧＢデータ１５１（RGBX2[31:0]）を受け取り、下位１６ビットのＲＧＢデータ（１画素目のＲＧＢデータ）、上位１６ビットのＲＧＢデータ（２画素目のＲＧＢデータ）の順に、１０ビットのＲデータ１１１ａ（R[9:0]）、Ｇデータ１１１ｂ（G[9:0]）、Ｂデータ１１１ｃ（B[9:0]）（図１で説明した画素データ信号１２の一例）に画素フォーマット変換する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、入力される１画素分のＲＧＢデータ（１６ビット）におけるＲ、Ｇ、Ｂの各データのビット位置を特定するための情報があらかじめ設定されており、ＲＧＢフォーマット変換回路１１０はその設定情報に基づいて画素フォーマット変換処理を行う。
【００６１】
色変換回路１２０は、次の変換式に従い、ＲＧＢフォーマット変換回路１１０が生成した１０ビットのＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃを１０ビットのＹデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）に変換する処理を行う。
【００６２】
【数１】
【００６３】
ここで、Ｋ００，Ｋ０１，Ｋ０２，Ｋ０３，Ｋ１０，Ｋ１１，Ｋ１２，Ｋ１３，Ｋ２０，Ｋ２１，Ｋ２２，Ｋ２３，ＯＦＳ０，ＯＦＳ１，ＯＦＳ２，ＹＭＩＮ，ＹＭＡＸ，ＵＭＩＮ，ＵＭＡＸ，ＶＭＩＮ，ＶＭＡＸの値は、あらかじめ決められた定数値であってもよいが、色変換設定レジスター１３２に設定可能に構成することもできる。このようにすれば、色変換設定レジスター１３２の設定値を変更することで、ＹＵＶとしてＹＣｂＣｒやＹＰｂＰｒを選択可能にすることもできるし、ＲＧＢからＹＵＶへの変換だけでなく任意の２つの色空間での色変換を行うこともできるようになる。
【００６４】
色変換回路１２０による変換処理後のＹデータ１２１ａ、Ｕデータ１２１ｂ、Ｖデータ１２１ｃは、３０ビットにまとめられてＦＩＦＯメモリー１６０に格納される。
【００６５】
タイミング生成回路１７０は、画像処理回路３１０に対して、各フレームの先頭でクロック信号に同期して垂直同期信号３０１（VS）を送信し、１フレーム分の画素データの送信を開始する。具体的には、タイミング生成回路１７０は、所定のタイミングでデータイネーブル信号３０３（DE）をアクティブ（ハイレベル）にし、ＦＩＦＯメモリー１６０の先頭に格納されているＹＵＶデータ３０４（YUV[29:0]）を１フレーム分に達するまでクロック信号に同期して順次送信する。なお、タイミング生成回路１７０は、画像処理回路３１０に対して、描画対象の各ラインの先頭で水平同期信号３０２（HS）をさらに送信するようにしてもよい。
【００６６】
画像処理回路３１０は、各ＹＵＶデータ３０４に対して画像処理を行い、画像処理が終了するまでビジー信号３０５（BUSY）をインアクティブ（ローレベル）にする。そして、タイミング生成回路１７０は、ビジー信号３０５がアクティブ（ハイレベル）である間は出力停止信号１７１をアクティブ（ハイレベル）にしてＦＩＦＯメモリー１６０が次のＹＵＶデータ３０４を出力しないように制御する。
【００６７】
また、タイミング生成回路１７０は、ＦＩＦＯメモリー１６０をモニターし、ＦＩＦＯメモリー１６０が一杯であることを検出すると、ＦＩＦＯメモリー１６０に空きが生じるまで出力停止信号１７２をアクティブ（ハイレベル）にしてＦＩＦＯメモリー１５０が次のＲＧＢデータ１５１を出力しないように制御する。
【００６８】
なお、垂直同期信号３０１、データイネーブル信号３０３、ＹＵＶデータ３０４、ビジー信号３０５によりビデオバス３００が構成される。また、ビデオバス３００の構成要素に水平同期信号３０２を含めてもよい。
【００６９】
図４は、ＲＧＢフォーマット変換回路１１０の具体的な構成の一例を示す図である。
【００７０】
本実施形態では、ＲＧＢフォーマット変換回路１１０は、バレルシフター１１２、選択回路１１４ａ、１１４ｂ、１１４ｃ、ビット拡張回路１１６ａ、１１６ｂ、１１６ｃ、ＲＧＢ選択回路１１８を含んで構成されている。
【００７１】
ＲＧＢ選択回路１１８は、３２ビットのＲＧＢデータ１５１を受け取り、その下位１６ビット又は上位１６ビットのいずれかを選択して１６ビットのＲＧＢデータ１１９（RGB[15:0]）を出力する。
【００７２】
先に説明したように、ＲＧＢデータ１５１には２画素分のＲＧＢデータが含まれている。すなわち、下位１６ビットに１画素目のＲＧＢデータ、上位１６ビットに２画素目のＲＧＢデータが含まれている。従って、ＲＧＢ選択回路１１８は、ＦＩＦＯメモリー１５０が新たなＲＧＢデータ１５１を出力すると、まず下位１６ビット（１画素目のＲＧＢデータ）を選択してＲＧＢデータ１１９とし、この１画素目のＲＧＢデータに対する画素フォーマット変換処理が終了した後、上位１６ビット（２画素目のＲＧＢデータ）を選択してＲＧＢデータ１１９とする。
【００７３】
そして、ＲＧＢフォーマット変換回路１１０は、ＲＧＢデータ１１９に対して、フォーマット変換設定レジスター１３１に設定されているＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅに基づいて、画素フォーマット変換処理を行う。本実施形態では、フォーマット変換設定レジスター１３１において、ＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄに対してそれぞれ４ビットが割り当てられ、ＲＧＢ５６５選択情報１３１ｅに対して１ビットが割り当てられる。
【００７４】
ＭＳＢ指定情報１３１ａは、ＲＧＢデータ１１９のどのビットをＭＳＢ（Most Significant Bit）としてＲ、Ｇ、Ｂの並び順を指定するかを示す情報であり、”００００”〜”１１１１”のいずれかを設定することで、それぞれビット０〜ビット１５をＭＳＢとして指定することができる。
【００７５】
Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄは、Ｒ、Ｇ、Ｂの並び順を指定するための情報であり、”１０００”、”０１００”、”００１０”のいずれかを排他的に設定することで、それぞれ、１番目、２番目、３番目を指定することができる。例えば、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄとして、”１０００”、”０１００”、”００１０”をそれぞれ設定すれば、Ｒ→Ｇ→Ｂの順を、”００１０”、”０１００”、”１０００”をそれぞれ設定すれば、Ｂ→Ｇ→Ｒの順を指定することができる。
【００７６】
ＲＧＢ５６５選択情報１３１ｅは、ＲＧＢデータ１１９がＲＧＢ５５５フォーマットかＲＧＢ５６５フォーマットのいずれであるかを選択するための情報であり、”０”を設定すればＲＧＢ５５５フォーマットを選択し、”１”を設定すればＲＧＢ５６５フォーマットを選択することができる。
【００７７】
図５（Ａ）及び図５（Ｂ）は、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅの組み合わせにより特定されるＲ、Ｇ、Ｂのビット位置について説明するための図である。
【００７８】
図５（Ａ）は、ＭＳＢ指定情報として”１１１１”（ビット１５がＭＳＢ）が設定されているケースを示している。
【００７９】
従って、例えば、Ｒ位置指定情報１３１ｂ＝”１０００”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、ＲＧＢデータ１１９のビット１５をＭＳＢとしてＲ→Ｇ→Ｂの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが割り当てられる。これは、先に説明した図３（Ａ）のケースに相当する。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット１５）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが割り当てられる。
【００８０】
また、例えば、Ｒ位置指定情報１３１ｂ＝”００１０”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢデータ１１９のビット１５をＭＳＢとしてＢ→Ｇ→Ｒの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｂ）のケースに相当する。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット１５）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｃ）のケースに相当する。
【００８１】
一方、図５（Ｂ）は、ＭＳＢ指定情報として”０１１１”（ビット７がＭＳＢ）が設定されているケースを示している。
【００８２】
従って、例えば、Ｒ位置指定情報１３１ｂ＝”１０００”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、ＲＧＢデータ１１９のビット７をＭＳＢとしてＲ→Ｇ→Ｂの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット７〜３、ビット２〜０及び１５〜１３、ビット１２〜８にそれぞれＲ、Ｇ、Ｂが割り当てられる。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット７）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＲ、Ｇ、Ｂが割り当てられる。このように、ＭＳＢ指定情報１３１ａの設定値が”１１１１”以外であれば、ＲＧＢデータ１１９のビット０の次にビット１５が続くものとしてＲ、Ｇ、Ｂの並び順が特定される。
【００８３】
また、例えば、Ｒ位置指定情報１３１ｂ＝”００１０”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢデータ１１９のビット７をＭＳＢとしてＢ→Ｇ→Ｒの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット７〜３、ビット２〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが割り当てられる。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット７）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｄ）のケースに相当する。
【００８４】
このように、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄにより、ＲＧＢデータ１１９（すなわち、Ｒデータ１５１の下位１６ビットデータ又は上位１６ビットデータ）におけるＲデータ、Ｇデータ、Ｂデータの並び順を特定することができる。すなわち、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄは、図１で説明した第１の設定情報３１として機能する。
【００８５】
また、ＭＳＢ指定情報１３１ａにより、ＲＧＢデータ１１９（すなわち、Ｒデータ１５１の下位１６ビットデータ又は上位１６ビットデータ）におけるＲ、Ｇ、Ｂの並び順の基準となる基準ビットを特定することができる。すなわち、ＭＳＢ指定情報１３１ａは、図１で説明した第２の設定情報３２として機能する。
【００８６】
また、ＲＧＢ５６５選択情報１３１ｅにより、ＭＳＢ指定情報１３１ａにより特定される基準ビットがＲデータ、Ｇデータ又はＢデータのいずれかの一部であるか否かを特定することができる。すなわち、ＲＧＢ５６５選択情報１３１ｅは、図１で説明した第３の設定情報３２として機能する。
【００８７】
図４に戻り、バレルシフター１１２は、ＭＳＢ指定情報１３１ａにより指定されるＲＧＢデータ１１９のビットが最上位ビット（ＭＳＢ）になるように必要に応じてＲＧＢデータ１１９を巡回シフトし、ＲＧＢデータ１１３（１６ビット）を生成する処理を行う。例えば、ＭＳＢ指定情報１３１ａとして”１１１１”が設定されている場合（図５（Ａ）のケース）は、ＭＳＢとしてＲＧＢデータ１１９のビット１５（ＭＳＢ）が指定されているので、バレルシフター１１２は巡回シフトを行わない。従って、ＲＧＢデータ１１３はＲＧＢデータ１１９と一致する。一方、例えば、ＭＳＢ指定情報１３１ａとして”０１１１”が設定されている場合（図５（Ｂ）のケース）は、ＭＳＢとしてＲＧＢデータ１１９のビット７が指定されているので、バレルシフター１１２はＲＧＢデータ１１９のビット７がＲＧＢデータ１１３のＭＳＢになるように８ビットだけ左巡回シフトを行う。従って、ＲＧＢデータ１１３のビット１５〜８及びビット７〜０は、それぞれＲＧＢデータ１１９のビット７〜０及びビット１５〜８と一致する。
【００８８】
ＲＧＢデータ１１３は、選択回路１１４ａ、１１４ｂ、１１４ｃに入力される。選択回路１１４ａ、１１４ｂ、１１４ｃは、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、先に説明した図５（Ａ）と同じ論理に従い、Ｂ位置指定情報１３１ｄ及びＲＧＢ５６５選択情報１３１ｅの組み合わせに応じて決まるビット位置からＲＧＢデータ１１３のビットを取り出し、それぞれ５ビットのＲデータ１１５ａ、５ビット又は６ビットのＧデータ１１５ｂ、５ビットのＢデータ１１５ｃを生成する。
【００８９】
選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１１（５ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＲデータ１１５ａとする。また、選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”０１００”であれば、Ｇ位置指定情報１３１ｃ＝”００１０”かつＢ位置指定情報１３１ｄ＝”１０００”かつＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜６（５ビット）を選択し、それ以外の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＲデータ１１５ａとする。また、選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”００１０”であれば、常にＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＲデータ１１５ａとする。
【００９０】
選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１０（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＧデータ１１５ｂとする。また、選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”０１００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜５（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＧデータ１１５ｂとする。また、選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”００１０”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット５〜０（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＧデータ１１５ｂとする。
【００９１】
選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１１（５ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＢデータ１１５ｃとする。また、選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”０１００”であれば、Ｒ位置指定情報１３１ｂ＝”１０００”かつＧ位置指定情報１３１ｃ＝”００１０”かつＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜６（５ビット）を選択し、それ以外の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＢデータ１１５ｃとする。また、選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、常にＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＢデータ１１５ｃとする。
【００９２】
Ｒデータ１１５ａ、Ｇデータ１１５ｂ、Ｂデータ１１５ｃは、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃに入力される。
【００９３】
ビット拡張回路１１６ａは、５ビットのＲデータ１１５ａをビット拡張して１０ビットのＲデータ１１１ａを生成する処理を行う。具体的には、ビット拡張回路１１６ａは、図６（Ａ）に示すように、Ｒデータ１１１ａのビット９〜５にＲデータ１１５ａのビット４〜０をコピーするとともにＲデータ１１１ａのビット４〜０にＲデータ１１５ａのビット４〜０をコピーする処理を行う。
【００９４】
ビット拡張回路１１６ｂは、ＲＧＢ５６５選択情報１３１ｅに従い５ビット又は６ビットのＧデータ１１５ｂをビット拡張して１０ビットＧデータ１１１ｂを生成する処理を行う。具体的には、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時は、ビット拡張回路１１６ｂは、図６（Ａ）に示すように、Ｇデータ１１１ｂのビット９〜５にＧデータ１１５ｂのビット４〜０をコピーするとともにＧデータ１１１ｂのビット４〜０にＧデータ１１５ｂのビット４〜０をコピーする処理を行う。一方、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時は、ビット拡張回路１１６ｂは、図６（Ｂ）に示すように、Ｇデータ１１１ｂのビット９〜４にＧデータ１１５ｂのビット５〜０をコピーするとともにＧデータ１１１ｂのビット３〜０にＧデータ１１５ｂのビット５〜２をコピーする処理を行う。
【００９５】
そして、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃは、図２で説明したように、画像処理回路１２０に出力されて画像処理の対象となる。
【００９６】
図６（Ａ）及び図６（Ｂ）に示したようにビット拡張すれば、５ビットのＲデータ１１５ａが最大値（”１１１１１”）である場合、１０ビットのＲデータ１１１ａも最大値（”１１１１１１１１１１”）になる。また、５ビットのＲデータ１１５ａが最小値（”０００００”）である場合、１０ビットのＲデータ１１１ａも最小値（”００００００００００”）になる。従って、１０ビットのレンジ（”００００００００００”〜”１１１１１１１１１１”）を最大限有効に利用することができるので、ビット拡張に伴ってＲデータ１１１ａに生じる誤差を最小にすることができる。
【００９７】
同様の理由により、ビット拡張に伴ってＧデータ１１１ｂやＢデータ１１１ｃに生じる誤差も最小にすることができる。
【００９８】
図７は、データ処理回路１００Ａの動作タイミングの一例を示すタイミングチャートである。
【００９９】
時刻ｔ１〜ｔ２において、タイミング生成回路１７０により、クロック信号（CLK）に同期して画像処理回路３１０に垂直同期信号３０１（VS）が送信される。
【０１００】
所定時間経過後の時刻ｔ３において、ＣＰＵ２１０等がセレクト信号２０３ｂ（HSEL2）、ライト信号２０４ｂ（HWRITE2）、レディー入力信号２０５ｂ（HRDYIN2）をローレベルからハイレベルに遷移させるとともに、汎用バス２００を介して、ＦＩＦＯメモリー１５０のアドレス（００００００００Ｈ）を示すアドレスデータ２０１ｂ（HAD2[31:0]）をデータ処理回路１００Ａに送信する。
【０１０１】
また、時刻ｔ４以降、ＣＰＵ２１０等は、１クロックサイクルごとにレディー入力信号２０５ｂ（HRDYIN2）の極性を反転させるとともに、２クロックサイクルごとに２画素分のＲＧＢデータを含むライトデータ２０２ｂ（HWD2[31:0]）をデータ処理回路１００Ａに送信する。
【０１０２】
バスインターフェース回路１４０ｂは、セレクト信号２０３ｂ（HSEL2）とレディー入力信号２０５ｂ（HRDYIN2）がともにハイレベルの時（時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ９〜ｔ１０、・・・）のアドレスデータ２０１ｂ（HAD2[31:0]）により指定されるアドレス（すべてＦＩＦＯメモリー１５０のアドレス００００００００Ｈである）に、その次のクロックサイクル（時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、時刻ｔ１０〜ｔ１１、・・・）のライトデータ２０２ｂ（HWD2[31:0]）を書き込む。
【０１０３】
時刻ｔ４〜ｔ６において、ライトデータ２０２ｂ（HWD2[31:0]）の下位１６ビット（HWD2[15:0]）及び上位１６ビット（HWD2[31:16]）にはそれぞれ１画素目のＲＧＢデータ（ＲＧＢ０）及び２画素目のＲＧＢデータ（ＲＧＢ１）が含まれており、時刻ｔ５において、ＦＩＦＯメモリー１５０の先頭のバッファーに１画素目のＲＧＢデータ（ＲＧＢ０）と２画素目のＲＧＢデータ（ＲＧＢ１）が書き込まれる。その結果、時刻ｔ５〜ｔ６において、ＲＧＢデータ１５１（RGBX2[31:0]）の下位１６ビット及び上位１６ビットがそれぞれＲＧＢ０及びＲＧＢ１になる。
【０１０４】
時刻ｔ５〜ｔ７において、ＲＧＢフォーマット変換回路１１０により、ＲＧＢ０及びＲＧＢ１からそれぞれ１画素目と２画素目のＲ、Ｇ、Ｂの各データ（Ｒ０，Ｇ０，Ｂ０）と（Ｒ１，Ｇ１，Ｂ１）が順に生成される。
【０１０５】
より詳細には、まず、ＲＧＢ選択回路１１８により、時刻ｔ５〜ｔ６ではＲＧＢデータ１５１（RGBX2[31:0]）の下位１６ビットデータが選択されてＲＧＢデータ１１９（RGB[15:0]）がＲＧＢ０になり、時刻ｔ６〜ｔ７ではＲＧＢデータ１５１（RGBX2[31:0]）の上位１６ビットデータが選択されてＲＧＢデータ１１９（RGB[15:0]）がＲＧＢ１になる。
【０１０６】
そして、バレルシフター１１２によりＲＧＢデータ１１９（RGB[15:0]）が必要に応じて巡回シフトされ、選択回路１１４ａ、１１４ｂ、１１４ｃによりＲ、Ｇ、Ｂの各データが取り出され、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃにより１０ビットにビット拡張される。その結果、Ｒデータ１１１ａ（R[9:0]）、Ｇデータ１１１ｂ（G[9:0]）、Ｂデータ１１１ｃ（B[9:0]）は、時刻ｔ５〜ｔ６ではＲ０、Ｇ０、Ｂ０になり、時刻ｔ６〜ｔ７ではＲ１、Ｇ１、Ｂ１になる。
【０１０７】
時刻ｔ６〜ｔ８において、色変換回路１２０により、１画素目（Ｒ０，Ｇ０，Ｂ０）と２画素目（Ｒ１，Ｇ１，Ｂ１）が順にＹ、Ｕ、Ｖに変換される。その結果、Ｙデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）は、時刻ｔ６〜ｔ７では１画素目のＹ、Ｕ、Ｖの各データ（Ｙ０，Ｕ０，Ｖ０）になり、時刻ｔ７〜ｔ８では２画素目のＹ、Ｕ、Ｖの各データ（Ｙ１，Ｕ１，Ｖ１）になる。
【０１０８】
そして、時刻ｔ７において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ０、Ｕ０、Ｖ０が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１０９】
また、時刻ｔ８において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ１、Ｕ１、Ｖ１が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１１０】
３画素目と４画素目のＲＧＢデータ（ＲＧＢ２，ＲＧＢ３）、５画素目と６画素目のＲＧＢデータ（ＲＧＢ４，ＲＧＢ５）、７画素目と８画素目のＲＧＢデータ（ＲＧＢ６，ＲＧＢ７）、・・・についても、１画素目と２画素番目のＲＧＢデータ（ＲＧＢ０，ＲＧＢ１）と同様にそれぞれＹＵＶデータへの変換処理が行われて画像処理回路３１０に送信される。
【０１１１】
なお、必要であれば、タイミング生成回路１７０により、時刻ｔ５〜ｔ６において、クロック信号（CLK）に同期して画像処理回路３１０に水平同期信号３０２（HS）が送信されるようにしてもよい。
【０１１２】
以上、説明したように、第１実施形態のデータ処理回路１００Ａによれば、汎用バス２００を介して転送されるＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのＲＧＢデータに対して画素フォーマット変換と色変換を施し、ビデオバス３００を介して転送されるＹＵＶデータに変換するので、ＣＰＵ２１０であらかじめ画素フォーマット変換や色変換を行う必要がない。そのため、ＣＰＵ２１０の負荷やメモリー資源を低減することができる。
【０１１３】
また、第１実施形態のデータ処理回路１００Ａによれば、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄにより、ＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順を特定することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順が可変であっても、当該並び順に応じてあらかじめＲ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂのデータを取り出して１０ビットのＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃに画素フォーマット変換することができる。
【０１１４】
また、第１実施形態のデータ処理回路１００Ａによれば、ＭＳＢ指定情報１３１ａにより、汎用バス２００を介して転送されるＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順の基準となる基準ビットを特定することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータの基準ビットの位置が可変であっても、当該基準ビットの位置に応じてあらかじめＭＳＢ指定情報１３１ａを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂの各データを取り出して画素フォーマット変換処理を行うことができる。
【０１１５】
また、第１実施形態のデータ処理回路１００Ａによれば、ＲＧＢ５６５選択情報１３１ｅにより、汎用バス２００を介して転送されるＲＧＢデータがＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのいずれであるかを特定することができる。そして、ＲＧＢ５５５フォーマットであればＲ、Ｇ、Ｂのデータの並び順の基準となる基準ビットが無効であり、ＲＧＢ５６５フォーマットであれば当該基準ビットが有効であると判断することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータの画素フォーマットに応じてＲＧＢ５６５選択情報１３１ｅを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂの各データを取り出して画素フォーマット変換処理を行うことができる。
【０１１６】
従って、第１実施形態のデータ処理回路１００Ａによれば、柔軟性の高い画素フォーマット変換処理及び色変換処理を実現することができる。
（２）第２実施形態
図８は、第２実施形態のデータ処理回路の機能ブロック図である。図８において、図１と同じ構成には同じ番号を付しており、その説明を省略する。
【０１１７】
第２実施形態のデータ処理回路１Ｂは、図１に示した第１実施形態のデータ処理回路１Ａと同様、第１のプロトコルに従う第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のプロトコルに従う第２のバス３を介して伝送される第２の画素データ信号３ａに変換して送信する処理を行う。
【０１１８】
第２実施形態では、第１の画素データ信号２ａは、複数の種類の画素フォーマット（例えば、ＹＵＶ４４４、ＹＵＶ４２２、ＹＵＶ４１１、ＲＧＢ５５５、ＲＧＢ５６５等）のうちのいずれかの画素フォーマットを有している。
【０１１９】
第２実施形態のデータ処理回路１Ｂは、第１実施形態のデータ処理回路１Ａに対して、第２のフォーマット変換部４０と画素データ信号選択部５０が追加されている。また、レジスター部３０は、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３に加えて、第４の設定情報３４と第５の設定情報３５をさらに記憶している。
【０１２０】
第４の設定情報３４は、第１の画素データ信号２ａの画素フォーマットを特定するための情報である。
【０１２１】
第５の設定情報３５は、所定の画素フォーマットの第１の画素データ信号２ａにおける複数の第１の画素要素データの配置を特定するための情報である。例えば、第１の画素データ信号２ａがＹＵＶ４２２フォーマット（Ｙ、Ｕ、Ｖのデータ数の比が２：１：１）である場合、第５の設定情報３５は、Ｙ０（１画素目のＹ）、Ｙ１（２画素目のＹ）、Ｕ０（１画素目と２画素目に共通のＵ）、Ｖ０（１画素目と２画素目に共通のＶ）が配置されているビット位置を特定するための情報である。
【０１２２】
第２のフォーマット変換部４０は、第５の設定情報３５に基づいて、所定の画素フォーマット（例えば、ＹＵＶ４２２フォーマット）の第１の画素データ信号２ａから複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）を取り出し、当該複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）を含む第２の画素フォーマットの画素データ信号４２を生成する処理を行う。
【０１２３】
また、第２のフォーマット変換部４０は、第１の画素データ信号２ａ（例えば、ＹＵＶ４２２フォーマットの画素データ信号）から取り出した複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）の各々のビット数をｊとした時、当該第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）の各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、第２の画素フォーマットの画素データ信号４２を生成する処理を行うようにしてもよい。
【０１２４】
画素データ選択部５０は、第４の設定情報３４に基づいて、第１のフォーマット変換部１０が生成した画素データ信号１２又は第２のフォーマット変換部４０が生成した画素データ信号４２のいずれか一方を選択する。例えば、画素データ選択部５０は、第４の設定情報３４に基づいて、第１の画素データ信号２ａがＹＵＶ系のフォーマット（ＹＵＶ４４４、ＹＵＶ４２２、ＹＵＶ４１１等）である場合は画素データ信号４２を選択し、第１の画素データ信号２ａがＲＧＢ系のフォーマット（ＲＧＢ５５５、ＲＧＢ５６５等）である場合は画素データ信号１２を選択するようにしてもよい。
【０１２５】
色変換部２０は、第１の色空間から第２の色空間への所与の変換式に従い、画素データ選択部５０により選択された画素データ信号５２（画素データ信号１２又は画素データ信号４２）を複数の第２の画素要素データ（例えば、Ｙ、Ｕ、Ｖの各データ）を含む画素データ信号２２に変換する処理を行う。
【０１２６】
なお、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３、第４の設定情報３４、第５の設定情報３５は、レジスター部３０において１つのレジスターに記憶されていてもよいし、複数のレジスターに分かれて記憶されていてもよい。
【０１２７】
以下、図８に示した第２実施形態のデータ処理回路の具体的な構成例について説明する。
【０１２８】
図９は、第２実施形態のデータ処理回路の具体的な構成の一例を示す図である。図９において、図２と同じ構成には同じ符号を付しており、その説明を省略又は簡略する。
【０１２９】
第２実施形態では、メモリー２３０に格納された画素データは、ＲＧＢデータ又はＹＵＶ４２２フォーマットの画素データ（以下、「ＹＵＶ４２２データ」という）のいずれかである。
【０１３０】
第２実施形態のデータ処理回路１００Ｂは、汎用バス２００を介してメモリー２３０から転送されるＲＧＢデータが転送される場合、転送されたＲＧＢデータをＹＵＶデータに変換してビデオバス３００を介して画像処理回路３１０に転送する処理を行う。一方、汎用バス２００を介してメモリー２３０から転送されるＹＵＶ４２２データが転送される場合、データ処理回路１００Ｂは、転送されたＹＵＶ４２２データを画素フォーマット変換し、さらに必要に応じて色変換（例えば、ＹＣｂＣｒからＹＰｂＰｒに色変換）したＹＵＶデータをビデオバス３００を介して画像処理回路３１０に転送する処理を行う。
【０１３１】
すなわち、データ処理回路１００Ｂは、汎用バス２００からビデオバス３００へのバスプロトコル変換処理とともに、ＲＧＢデータ又はＹＵＶ４２２データからＹＵＶデータへの変換処理を同時に行う。
【０１３２】
なお、汎用バス２００を介して転送されるＲＧＢデータ又はＹＵＶ４２２データは図１及び図８で説明した第１の画素データ信号２ａの一例であり、ビデオバス３００を介して転送されるＹＵＶデータは図８で説明した第２の画素データ信号３ａの一例である。
【０１３３】
第２実施形態でも、汎用バス２００を介してＲＧＢデータが転送される場合は、第１実施形態と同じく、ライトデータ２０２ｂにより２画素分のＲＧＢデータが同時に転送され、１画素分のＲＧＢデータのフォーマットは図３（Ａ）〜図３（Ｄ）に示したようなフォーマットである。
【０１３４】
第２実施形態において、汎用バス２００を介してＹＵＶ４２２データが転送される場合、ライトデータ２０２ｂにより２画素分のＹＵＶ４２２データが同時に転送され、２画素分のＹＵＶ４２２データは、図１０（Ａ）〜図１０（Ｄ）のいずれかのフォーマットである。
【０１３５】
図１０（Ａ）に示すフォーマットは、ビット１５〜８とビット３１〜２４にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット７〜０とビット２３〜１６にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３６】
また、図１０（Ｂ）に示すフォーマットは、ビット１５〜８とビット３１〜２４にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット２３〜１６とビット７〜０にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３７】
また、図１０（Ｃ）に示すフォーマットは、ビット７〜０とビット２３〜１６にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット１５〜８とビット３１〜２４にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３８】
また、図１０（Ｄ）に示すフォーマットは、ビット７〜０とビット２３〜１６にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット３１〜２４とビット１５〜８にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３９】
なお、図１０（Ａ）〜図１０（Ｄ）において、Ｕデータ（Ｕ０）とＶデータ（Ｖ０）は１画素目と２画素目に共通のデータである。
【０１４０】
以下では、図１０（Ａ）〜図１０（Ｄ）に示すフォーマットを、ＬＳＢ（Least Significant Bit）からのデータの並び順に起因して、それぞれ「ＵＹＶＹフォーマット」、「ＶＹＵＹフォーマット」、「ＹＵＹＶフォーマット」、「ＹＶＹＵフォーマット」ということにする。
【０１４１】
図９に戻り、第２実施形態のデータ処理回路１００Ｂは、第１実施形態のデータ処理回路１００Ａに対して、ＹＵＶフォーマット変換回路１８０（図８で説明した第２のフォーマット変換部４０の一例）と選択回路１９０（図８で説明した画素データ信号選択部５０の一例）が付加されている。
【０１４２】
ＹＵＶフォーマット変換回路１８０は、ＦＩＦＯメモリー１５０の先頭に格納されたＹＵＶ４２２データ１５２（YUV422[31:0]）を受け取り、１０ビットのＶデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）（図８で説明した画素データ信号４２の一例）に画素フォーマット変換する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、ＹＵＶ４２２データ１５２が図１０（Ａ）〜図１０（Ｄ）に示したいずれのフォーマットであるかを特定するための情報があらかじめ設定されており、ＹＵＶフォーマット変換回路１８０はその設定情報に基づいて画素フォーマット変換処理を行う。
【０１４３】
選択回路１９０は、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組又はＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組のいずれか一方の組を選択し、１０ビットのＲ又はＶのデータ（以下、「ＲＶデータ」という）１９１ａ（RV[9:0]）、Ｇ又はＹのデータ（以下、「ＧＹデータ」という）１９１ｂ（GY[9:0]）、Ｂ又はＵのデータ（以下、「ＢＵデータ」という）１９１ｃ（BU[9:0]）として出力する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、入力された画素データがＲＧＢデータかＹＵＶ４２２データかを特定するための情報があらかじめ設定されており、選択回路１９０はその設定情報に基づいて選択処理を行う。
【０１４４】
色変換回路１２０は、第１実施形態で説明した前出の変換式に従い、選択回路１９０が出力する１０ビットのＲＶデータ１９１ａ、ＧＹデータ１９１ｂ、ＢＵデータ１９１ｃを１０ビットのＹデータ１２１ａ、Ｕデータ１２１ｂ、Ｖデータ１２１ｃに変換する処理を行う。
【０１４５】
第２実施形態におけるその他の構成については、第１実施形態と同様であるため説明を省略する。
【０１４６】
図１１は、ＹＵＶフォーマット変換回路１８０の具体的な構成の一例について説明するための図である。
【０１４７】
第２実施形態では、フォーマット変換設定レジスター１３１には、第１実施形態で説明したＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅに加えて、ＹＵＶ４２２位置選択情報１３１ｆ及び画素フォーマット選択情報１３１ｇが設定されている。
【０１４８】
ＹＵＶ４２２位置選択情報１３１ｆは、ＹＵＶ４２２データ１５２に含まれる各画素データがＵＹＶＹフォーマット、ＶＹＵＹフォーマット、ＹＵＹＶフォーマット、ＹＶＹＵフォーマットのいずれであるかを選択するための情報である。例えば、ＹＵＶ４２２位置選択情報１３１ｆとして”００”、”０１”、”１０”、”１１”を設定することで、それぞれＵＹＶＹフォーマット、ＶＹＵＹフォーマット、ＹＵＹＶフォーマット、ＹＶＹＵフォーマットが選択される。
【０１４９】
画素フォーマット選択情報１３１ｇは、汎用バス２００を介して転送される画素データがＲＧＢデータかＹＵＶ４２２データかを選択するための情報である。例えば、画素フォーマット選択情報１３１ｇとして”０”又は”１”を設定することで、それぞれＲＧＢデータ又はＹＵＶ４２２データが選択される。
【０１５０】
ＹＵＶフォーマット変換回路１８０は、Ｙ０選択タイミング生成回路１８２、選択回路１８４ａ、１８４ｂ、１８４ｃ、ビット拡張回路１８６ａ、１８６ｂ、１８６ｃを含んで構成されている。そして、ＹＵＶフォーマット変換回路１８０は、ＹＵＶ４２２位置選択情報１３１ｆに基づいて処理を行う。
【０１５１】
Ｙ０選択タイミング生成回路１８２は、選択回路１８４ｂにＹＵＶ４２２データ１５２における１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）のいずれを選択させるかを指示するためのＹ０選択信号１８３（Y0SEL）を生成する処理を行う。
【０１５２】
ＹＵＶ４２２データ１５２は、選択回路１８４ａ、１８４ｂ、１８４ｃに入力される。
【０１５３】
選択回路１８４ａ、１８４ｃは、ＹＵＶ４２２位置選択情報１３１ｆに応じて決まるＹＵＶ４２２データ１５２のビット位置からそれぞれ８ビットのＶデータ１８５ａ、Ｕデータ１８５ｃをそれぞれ取り出す処理を行う。
【０１５４】
また、選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ及びＹ０選択信号１８３に応じて決まるＹＵＶ４２２データ１５２のビット位置から８ビットのＹデータ１８５ｂを取り出す処理を行う。
【０１５５】
図１２に、選択回路１８４ａ、１８４ｂ、１８４ｃの選択論理の真理値表を示す。先に説明したように、ＹＵＶ４２２データ１５２は、ＹＵＶ４２２位置選択情報１３１ｆが”００”であればＵＹＶＹフォーマット、”０１”であればＶＹＵＹフォーマット、”１０”であればＹＵＹＶフォーマット、”１１”であればＹＶＹＵフォーマットである。
【０１５６】
従って、図１２に示すように、選択回路１８４ａは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”、”０１”、”１０”、”１１”の各ケースに対して、それぞれＹＵＶ４２２データ１５２のビット２３〜１６、ビット７〜０、ビット３１〜２４、ビット１５〜８を選択してＶデータ１８５ａとする。
【０１５７】
選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”又は”０１”であれば、Ｙ０選択信号１８３＝”１”の時はＹＵＶ４２２データ１５２のビット１５〜８を選択し、Ｙ０選択信号１８３＝”０”の時はＹＵＶ４２２データ１５２のビット３１〜２４を選択してＹデータ１８５ｂとする。また、選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ＝”１０”又は”１１”であれば、Ｙ０選択信号１８３＝”１”の時はＹＵＶ４２２データ１５２のビット７〜０を選択し、Ｙ０選択信号１８３＝”０”の時はＹＵＶ４２２データ１５２のビット２３〜１６を選択してＹデータ１８５ｂとする。
【０１５８】
選択回路１８４ｃは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”、”０１”、”１０”、”１１”の各ケースに対して、それぞれＹＵＶ４２２データ１５２のビット７〜０、ビット２３〜１６、ビット１５〜８、ビット３１〜２４を選択してＵデータ１８５ｃとする。
【０１５９】
このように、ＹＵＶ４２２位置選択情報１３１ｆにより、ＹＵＶ４２２データにおけるＹデータ、Ｕデータ、Ｖデータの配置を特定することができる。すなわち、ＹＵＶ４２２位置選択情報１３１ｆは、図８で説明した第５の設定情報３５として機能する。
【０１６０】
図１１に戻り、Ｖデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃは、それぞれビット拡張回路１８６ａ、１８６ｂ、１８６ｃに入力される。
【０１６１】
ビット拡張回路１８６ａ、１８６ｂ、１８６ｃは、それぞれ８ビットのＶデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃをビット拡張して１０ビットのＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃを生成する処理を行う。
【０１６２】
具体的には、図１３に示すように、ビット拡張回路１８６ａは、Ｖデータ１８１ａのビット９〜２にＶデータ１８５ａのビット７〜０をコピーするとともに、Ｖデータ１８１ａのビット１〜０にＶデータ１８５ａのビット７〜６をコピーする処理を行う。
【０１６３】
同様に、ビット拡張回路１８６ｂは、Ｙデータ１８１ｂのビット９〜２にＹデータ１８５ｂのビット７〜０をコピーするとともに、Ｙデータ１８１ｂのビット１〜０にＹデータ１８５ｂのビット７〜６をコピーする処理を行う。
【０１６４】
同様に、ビット拡張回路１８６ｃは、Ｕデータ１８１ｃのビット９〜２にＵデータ１８５ｃのビット７〜０をコピーするとともに、Ｕデータ１８１ｃのビット１〜０にＵデータ１８５ｃのビット７〜６をコピーする処理を行う。
【０１６５】
図１３に示したようにビット拡張すれば、８ビットのＶデータ１８５ａが最大値（”１１１１１１１１”）である場合、１０ビットのＶデータ１８１ａも最大値（”１１１１１１１１１１”）になる。また、８ビットのＶデータ１８５ａが最小値（”００００００００”）である場合、１０ビットのＶデータ１８１ａも最小値（”００００００００００”）になる。従って、１０ビットのレンジ（”００００００００００”〜”１１１１１１１１１１”）を最大限有効に利用することができるので、ビット拡張に伴ってＶデータ１８１ａに生じる誤差を最小にすることができる。
【０１６６】
同様の理由により、ビット拡張に伴ってＹデータ１８１ｂやＵデータ１８１ｃに生じる誤差も最小にすることができる。
【０１６７】
選択回路１９０は、画素フォーマット選択情報１３１ｇ＝”０”であればＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組を選択し、画素フォーマット選択情報１３１ｇ＝”１”であればＹデータ１８１ａ、Ｕデータ１８１ｂ、Ｖデータ１８１ｃの組を選択してＲＶデータ１９１ａ、ＧＹデータ１９１ｂ、ＢＵデータ１９１ｃとする。
【０１６８】
このように、画素フォーマット選択情報１３１ｇにより、汎用バス２００を介して転送される画素データの画素フォーマット（ＲＧＢかＹＵＶ４２２のいずれか）を特定することができる。すなわち、画素フォーマット選択情報１３１ｇは、図８で説明した第４の設定情報３４として機能する。
【０１６９】
図１４は、データ処理回路１００Ｂの動作タイミングの一例を示すタイミングチャートである。図１４は、汎用バス２００を介してＹＵＶ４２２データが入力される場合のデータ処理回路１００Ｂの動作タイミングの一例を示している。なお、汎用バス２００を介してＲＧＢデータが入力される場合のデータ処理回路１００Ｂの動作タイミングは図７と同じであるので説明を省略する。
【０１７０】
時刻ｔ１〜ｔ２において、タイミング生成回路１７０により、クロック信号（CLK）に同期して画像処理回路３１０に垂直同期信号３０１（VS）が送信される。
【０１７１】
所定時間経過後の時刻ｔ３において、ＣＰＵ２１０等がセレクト信号２０３ｂ（HSEL2）、ライト信号２０４ｂ（HWRITE2）、レディー入力信号２０５ｂ（HRDYIN2）をローレベルからハイレベルに遷移させるとともに、汎用バス２００を介して、ＦＩＦＯメモリー１５０のアドレス（００００００００Ｈ）を示すアドレスデータ２０１ｂ（HAD2[31:0]）をデータ処理回路１００Ｂに送信する。
【０１７２】
また、時刻ｔ４以降、ＣＰＵ２１０等は、１クロックサイクルごとにレディー入力信号２０５ｂ（HRDYIN2）の極性を反転させるとともに、２クロックサイクルごとに２画素分のＹＵＶ４２２データを含むライトデータ２０２ｂ（HWD2[31:0]）をデータ処理回路１００Ｂに送信する。ここで、ＣＰＵ２１０等から送信されるＹＵＶ４２２データは、ＵＹＶＹフォーマットであるものとする。
【０１７３】
バスインターフェース回路１４０ｂは、セレクト信号２０３ｂ（HSEL2）とレディー入力信号２０５ｂ（HRDYIN2）がともにハイレベルの時（時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ９〜ｔ１０、・・・）のアドレスデータ２０１ｂ（HAD2[31:0]）により指定されるアドレス（すべてＦＩＦＯメモリー１５０のアドレス００００００００Ｈである）に、その次のクロックサイクル（時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、時刻ｔ１０〜ｔ１１、・・・）のライトデータ２０２ｂ（HWD2[31:0]）を書き込む。
【０１７４】
時刻ｔ４〜ｔ６において、ライトデータ２０２ｂ（HWD2[31:0]）には１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）が含まれており、時刻ｔ５において、ＦＩＦＯメモリー１５０の先頭のバッファーに１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）が書き込まれる。その結果、時刻ｔ５〜ｔ６において、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット３１〜２４、ビット２３〜１６、ビット１５〜８、ビット７〜０がそれぞれｙ１、ｖ０、ｙ０、ｕ０になる。
【０１７５】
時刻ｔ５〜ｔ７において、ＹＵＶフォーマット変換回路１８０により、１画素目と２画素目のＶ、Ｙ、Ｕの各データ（ｖ０’，ｙ０’，ｕ０’）と（ｖ０’，ｙ１’，ｕ０’）が順に生成される。
【０１７６】
より詳細には、時刻ｔ５〜ｔ７において、選択回路１８４ａにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット２３〜１６が選択されてＶデータ１８５ａがｖ０になり、選択回路１８４ｃにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット７〜０が選択されてＵデータ１８５ｃがｕ０になる。
【０１７７】
また、時刻ｔ５〜ｔ６ではＹ０選択信号１８３（Y0SEL）がハイレベルとなり、選択回路１８４ｂにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット１５〜８が選択されてＹデータ１８５ｂがｙ０になる。一方、時刻ｔ６〜ｔ７ではＹ０選択信号１８３（Y0SEL）がローレベルとなり、選択回路１８４ｂにより、ＹＵＶ４２２データ１５２（YU V422[31:0]）のビット３１〜２４が選択されてＹデータ１８５ｂがｙ１になる。
【０１７８】
そして、Ｖデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃは、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃにより１０ビットにビット拡張され、Ｖデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）は、時刻ｔ５〜ｔ６ではそれぞれｖ０’、ｙ０’、ｕ０’になり、時刻ｔ６〜ｔ７ではそれぞれｖ０’、ｙ１’、ｕ０’になる。
【０１７９】
さらに、選択回路１９０により、Ｖデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）が選択され、ＲＶデータ１９１ａ（RV[9:0]）、ＧＹデータ１９１ｂ（GY[9:0]）、ＢＵデータ１９１ｃ（BU[9:0]）は、時刻ｔ５〜ｔ６ではそれぞれｖ０’、ｙ０’、ｕ０’になり、時刻ｔ６〜ｔ７ではそれぞれｖ０’、ｙ１’、ｕ０’になる。
【０１８０】
時刻ｔ６〜ｔ８において、色変換回路１２０により、１画素目（ｖ０’，ｙ０’，ｕ０’）と２画素目（ｖ０’，ｙ１’，ｕ０’）が順にＹ、Ｕ、Ｖに変換される。その結果、Ｙデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）は、時刻ｔ６〜ｔ７では１画素目のＹ、Ｕ、Ｖの各データ（Ｙ０，Ｕ０，Ｖ０）になり、時刻ｔ７〜ｔ８では２画素目のＹ、Ｕ、Ｖの各データ（Ｙ１，Ｕ１，Ｖ１）になる。
【０１８１】
そして、時刻ｔ７において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ０、Ｕ０、Ｖ０が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１８２】
また、時刻ｔ８において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ１、Ｕ１、Ｖ１が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１８３】
３画素目と４画素目のＹＵＶ４２２データ（ｙ３，ｖ１，ｙ２，ｕ１）、５画素目と６画素目のＹＵＶ４２２データ（ｙ５，ｖ２，ｙ４，ｕ２）、７画素目と８画素目のＹＵＶ４２２データ（ｙ７，ｖ３，ｙ６，ｕ３）、・・・についても、１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）と同様にそれぞれＹＵＶデータへの変換処理が行われて画像処理回路３１０に送信される。
【０１８４】
なお、必要であれば、タイミング生成回路１７０により、時刻ｔ５〜ｔ６において、クロック信号（CLK）に同期して画像処理回路３１０に水平同期信号３０２（HS）が送信されるようにしてもよい。
【０１８５】
以上、説明したように、第２実施形態のデータ処理回路１００Ｂによれば、汎用バス２００を介して転送されるＲＧＢデータやＹＵＶデータに対して画素フォーマット変換と色変換を施し、ビデオバス３００を介して転送されるＹＵＶデータに変換するので、ＣＰＵ２１０であらかじめ画素フォーマット変換や色変換を行う必要がない。そのため、ＣＰＵ２１０の負荷やメモリー資源を低減することができる。
【０１８６】
また、第２実施形態のデータ処理回路１００Ｂによれば、第１実施形態のデータ処理回路１００Ａが奏する効果に加えて、以下のような効果も奏することができる。
【０１８７】
まず、ＹＵＶ４２２位置選択情報１３１ｆにより、ＹＵＶ４２２データがＵＹＶＹ、ＶＹＵＹ、ＹＵＹＶ、ＹＶＹＵのいずれのフォーマットであるかを特定することができる。そのため、汎用バス２００を介して転送されるＹＵＶ４２２データがＵＹＶＹ、ＶＹＵＹ、ＹＵＹＶ、ＹＶＹＵのいずれのフォーマットであっても、当該フォーマットに応じてあらかじめＹＵＶ４２２位置選択情報１３１ｆを変更することにより、ＹＵＶ４２２データからＶ、Ｙ、Ｕのデータを取り出して１０ビットのＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃに画素フォーマット変換することができる。
【０１８８】
さらに、画素フォーマット選択情報１３１ｇにより、選択回路１９０に、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組とＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組のいずれを選択させるかを制御することができる。そのため、汎用バス２００を介して転送される画素データの画素フォーマットに応じてあらかじめ画素フォーマット選択情報１３１ｇを変更することにより、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組とＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組を選択して色変換処理を行うことができる。
【０１８９】
従って、第２実施形態のデータ処理回路１００Ｂによれば、第１実施形態のデータ処理回路１００Ａよりもさらに柔軟性の高い画素フォーマット変換処理と色変換処理を実現することができる。
【０１９０】
２．集積回路装置、電子機器
図１５は、本実施形態の電子機器の一例としてのプロジェクターの構成を示すブロック図である。
【０１９１】
プロジェクター４００は、画像処理装置５００、照明光学系６１０、液晶パネル６２０、投写光学系６３０を備えている。照明光学系６１０から照射された照明光が液晶パネル６２０を透過して画像を表す画像光に変調される。画像光が投写光学系６３０によりスクリーン７００上に投写されることにより、スクリーン７００上に画像が表示される。
【０１９２】
画像処理装置５００は、データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＣＰＵ５４０、ＲＯＭ５５０、ＲＡＭ５６０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０等のブロックを備えており、これらのブロックが１つの半導体チップ上に集積された集積回路装置（ＩＣ：Integrated Circuit）として実現されている。
【０１９３】
データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＣＰＵ５４０、ＲＯＭ５５０、ＲＡＭ５６０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０は、汎用バス５９０に接続されており、共通のクロック信号（図示省略）に同期して互いに通信可能になっている。
【０１９４】
汎用バス５９０は、ＩＣ内部で各種ブロックを接続するために使われるいわゆる「オンチップ・バス」であり、例えば、ＡＭＢＡ（登録商標）規格で定められたＡＨＢ（Advanced High-Performance Bus）が用いられる。汎用バス５９０は、様々なビットデータの伝送が可能な汎用的なバスであり、ＡＭＢＡ（登録商標）規格などにより定められたプロトコルに従って双方向通信が可能である。
【０１９５】
ＣＰＵ５４０は、ＲＯＭ５５０に格納された制御プログラムを実行して、画像処理装置５００全体、例えば、データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０の制御を行う。また、ＣＰＵ５４０は、ＲＯＭ５５０やＲＡＭ５６０に格納された画像データを、汎用バス５９０を介してデータ処理回路５１０に送信する処理を行う。
【０１９６】
ＲＡＭ５６０は、ＣＰＵ５４０や画像処理回路５２０による演算結果や画像データを一時的に記憶するためなどに用いられる。
【０１９７】
ＵＳＢコントローラー５７０は、図示しないＤＶＤプレーヤやパソコンなどからＵＳＢケーブルを介して入力された画像データを取得し、取得した画像データを、汎用バス５９０を介して、ＲＡＭ５６０に書き込み、又はデータ処理回路５１０に送信する処理を行う。
【０１９８】
ＤＭＡコントローラー５８０は、ＲＯＭ５５０やＲＡＭ５６０に格納された画像データを、汎用バス５９０を介してデータ処理回路５１０に送信する処理を行う。従って、例えば、データ処理回路５１０に大量の画像データを送信する必要があるような場合、ＣＰＵ５４０は、ＤＭＡコントローラー５８０に制御データ（各種制御レジスターの設定値等）を送信し、必要な画像データの送信処理をＤＭＡコントローラーに任せることができる。こうすることにより、ＣＰＵ５４０の負荷が低減される。
【０１９９】
一方、データ処理回路５１０と画像処理回路５２０、画像処理回路５２０と液晶パネル駆動回路５３０は、それぞれビデオバス５１２、５２２によって接続されている。ビデオバス５１２、５２２は、デジタルの画像データを伝送するための専用バスであり、汎用バス５９０とは異なるプロトコルに従って一方向通信を行う。画像データは、例えば、動画像や静止画像の各フレームの先頭を表す１ビットの垂直同期信号、各画素の情報を表す複数ビット（例えば１０ビット）の画素データ、画素データが有効であるタイミングを表す１ビットのデータイネーブル信号により構成される。
【０２００】
データ処理回路５１０は、図１〜図１４で説明したデータ処理回路で実現され、汎用バス５９０を介して画素データを受け取り、受け取った画素データに対して画素フォーマット変換処理や色変換処理を行う。そして、データ処理回路５１０は、ビデオバス５１２を介して、画像処理回路５２０に、各フレームの先頭で垂直同期信号を送信した後、１フレーム分の画素データ（画素フォーマット変換処理や色変換処理がされた画素データ）をデータイネーブル信号とともに送信する処理を行う。
【０２０１】
画像処理回路５２０は、ビデオバス５１２を介してデータ処理回路５１０から垂直同期信号を受信することにより新たなフレームの画素データが送信されてくることを認識する。そして、画像処理回路５２０は、データイネーブル信号が有効である時の画素データを取得し、当該画像データが表す画像を調整する画像処理を行い、画像処理後の画像データを、ビデオバス５２２を介して液晶パネル駆動回路５３０に送信する処理を行う。ビデオバス５２２を介して送信される画像データの仕様は、ビデオバス５１２を介して送信される画像データの仕様と同じである。
【０２０２】
画像処理回路５２０による画像処理には、例えば、輝度、コントラスト、色合い等の調整処理、台形歪みなどの画像の歪みを補正する処理、各種設定項目を画面に表示するためのいわゆるＯＳＤ（on-screen display）処理が含まれる。画像処理回路５２０は、汎用バス５９０を介して制御データ（各種制御レジスターの設定値等）を受け取り、制御データに従って各種の画像処理を実行する。
【０２０３】
液晶パネル駆動回路５３０は、画像処理回路５２０からビデオバス５２２を介して送信された画像データに基づいて、液晶パネル６２０を駆動する。この結果、液晶パネル６２０に画像データが表す画像が形成され、スクリーン７００上に所望の画像が投写されることになる。
【０２０４】
本実施形態のプロジェクター４００において、画像処理装置５００に含まれるデータ処理回路５１０を図１〜図１４で説明したデータ処理回路で実現することにより、ＣＰＵ５４０で画素フォーマット変換や色変換を行う必要がなくなり、ＣＰＵ５１０の負荷やメモリー資源を低減することができる。
【０２０５】
なお、本実施形態を利用できる電子機器としては、プロジェクター以外にも、携帯電話、携帯型ゲーム装置、パーソナルコンピューター、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、ワードプロセッサー、ビューファインダー型又はモニター直視型のビデオテープレコーダー、カーナビゲーション装置等の種々の電子機器を考えることができる。
【０２０６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０２０８】
１Ａ データ処理回路、１Ｂ データ処理回路、２ 第１のバス、２ａ 第１の画素データ信号、３ 第２のバス、３ａ 第２の画素データ信号、１０ 第１のフォーマット変換部、１２ 画素データ信号、２０ 色変換部、２２ 画素データ信号、３０ レジスター部、３１ 第１の設定情報、３２ 第２の設定情報、３３ 第３の設定情報、３４ 第４の設定情報、３５ 第５の設定情報、４０ 第２のフォーマット変換部、４２ 画素データ信号、５０ 画素データ選択部、５２ 画素データ信号、１００Ａ データ処理回路、１００Ｂ データ処理回路、１１０ ＲＧＢフォーマット変換回路、１１１ａ Ｒデータ、１１１ｂ Ｇデータ、１１１ｃ Ｂデータ、１１２ バレルシフター、１１３ ＲＧＢデータ、１１４ａ〜１１４ｃ 選択回路、１１５ａ Ｒデータ、１１５ｂ Ｇデータ、１１５ｃ Ｂデータ、１１６ａ〜１１６ｃ ビット拡張回路、１１８ ＲＧＢ選択回路、１１９ ＲＧＢデータ、１２０ 色変換回路、１２１ａ Ｙデータ、１２１ｂ Ｕデータ、１２１ｃ Ｖデータ、１３０ レジスターブロック、１３１ フォーマット変換設定レジスター、１３１ａ ＭＳＢ指定情報、１３１ｂ Ｒ位置指定情報、１３１ｃ Ｇ位置指定情報、１３１ｄ Ｂ位置指定情報、１３１ｅ ＲＧＢ５６５選択情報、１３１ｆ ＹＵＶ４２２位置選択情報、１３１ｇ 画素フォーマット選択情報、１３２ 色変換設定レジスター、１４０ａ バスインターフェース回路、１４０ｂ バスインターフェース回路、１５０ ＦＩＦＯメモリー、１５１ ＲＧＢデータ、１５２ ＹＵＶ４２２データ、１６０ ＦＩＦＯメモリー、１７０ タイミング生成回路、１８０ ＹＵＶフォーマット変換回路、１８１ａ Ｖデータ、１８１ｂ Ｙデータ、１８１ｃ Ｕデータ、１８２ Ｙ０選択タイミング生成回路、１８３ Ｙ０選択信号、１８４ａ〜１８４ｃ 選択回路、１８５ａ Ｖデータ、１８５ｂ Ｙデータ、１８５ｃ Ｕデータ、１８６ａ〜１８６ｃ ビット拡張回路、１９０ 選択回路、１９１ａ ＲＶデータ、１９１ｂ ＧＹデータ、１９１ｃ ＢＵデータ、２００ 汎用バス、２０１ａ アドレスデータ、２０１ｂ アドレスデータ、２０２ａ ライトデータ、２０２ｂ ライトデータ、２０３ａ セレクト信号、２０３ｂ セレクト信号、２０４ａ ライト信号、２０４ｂ ライト信号、２０５ａ レディー入力信号、２０５ｂ レディー入力信号、２０６ａ レディー出力信号、２０６ｂ レディー出力信号、２０７ａ リードデータ、２１０ ＣＰＵ、２２０ ＤＭＡコントローラー、２３０ メモリー、３００ ビデオバス、３０１ 垂直同期信号、３０２ 水平同期信号、３０３ データイネーブル信号、３０４ ＹＵＶデータ、３０５ ビジー信号、３１０ 画像処理回路、４００ プロジェクター、５００ 画像処理装置、５１０ データ処理回路、５１２ ビデオバス、５２０ 画像処理回路、５２２ ビデオバス、５３０ 液晶パネル駆動回路、５４０ ＣＰＵ、５５０ ＲＯＭ、５６０ ＲＡＭ、５７０ ＵＳＢコントローラー、５８０ ＤＭＡコントローラー、５９０ 汎用バス、６１０ 照明光学系、６２０ 液晶パネル、６３０ 投写光学系、７００ スクリーン
【技術分野】
【０００１】
本発明は、データ処理回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
プロジェクターやプリンター等、画像データを処理する電子機器が広く普及しており、半導体プロセスの微細化が進むにつれ、これらの電子機器に含まれる画像処理装置はＣＰＵと画像処理回路が組み込まれた１つのＩＣで実現されるようになっている。このような画像処理用ＩＣでは、ＣＰＵの制御のもと、汎用バスに接続されたメモリーから読み出した画像データをビデオバスを介して画像処理回路に転送する処理が必要になる場合がある。そして、汎用バスとビデオバスは互いに異なるバスプロトコルで動作するので、この画像データの転送処理を実現するためには、汎用バスを介してメモリーから転送された画像データをビデオバスを解して転送可能な画像データに変換するデータ処理回路が必要になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−４５４５８号公報
【特許文献２】特開平１０−６５７７号公報
【特許文献３】特開２００８−２７６３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のデータ処理回路はバスプロトコル変換のみを行っており、画像データの画素フォーマットの変換処理とＲＧＢからＹＵＶ等への色変換処理が必要な場合は、ＣＰＵがメモリー上に画像データを展開してこれらの変換処理を行った後、変換処理された画像データを汎用バスを介してデータ処理回路に転送していた。この手法では、ＣＰＵが画素フォーマット変換処理と色変換処理を行うので、単位時間当たりの画像データの転送量が大きくなると、ＣＰＵの処理が間に合わないという問題が生じ得る。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像データの転送元であらかじめ画素フォーマット変換や色変換を行う必要がなく、そのため転送元の負荷を低減することができるデータ処理回路、集積回路装置及び電子機器を提供することができる。
【課題を解決するための手段】
【０００６】
（１）本発明は、第１のプロトコルに従う第１のバスを介して伝送される第１の画素データ信号を受け取り、第２のプロトコルに従う第２のバスを介して伝送される第２の画素データ信号に変換するデータ処理回路であって、レジスター部と、第１のフォーマット変換部と、色変換部と、を含み、前記第１の画素データ信号は、所与の第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、前記第２の画素データ信号は、所与の第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有し、前記レジスター部は、前記第１の画素データ信号における前記複数の第１の画素要素データの並び順を特定するための第１の設定情報を記憶し、前記第１のフォーマット変換部は、前記第１の設定情報に基づいて、前記第１の画素データ信号から所与の基準ビットを先頭として前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第１の画素フォーマットの画素データ信号を生成し、前記色変換部は、前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記第１のフォーマット変換部が生成した前記画素データ信号を前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路である。
【０００７】
本発明によれば、第１のバスを介して伝送される第１の画素データ信号に対して画素フォーマット変換と色変換を施し、第２のバスを介して伝送される第２の画素データ信号に変換するので、第１の画素データ信号の転送元であらかじめ画素フォーマット変換や色変換を行う必要がなく、そのため転送元の負荷を低減することができる。
【０００８】
また、本発明によれば、第１の設定情報により、特定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの並び順を特定することができる。そのため、第１の画素データ信号における複数の第１の画素要素データの並び順が可変であっても、当該並び順に応じてあらかじめ第１の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性を向上させることができる。
【０００９】
（２）このデータ処理回路において、前記レジスター部は、前記第１の画素データ信号の前記基準ビットを特定するための第２の設定情報を記憶し、前記第１のフォーマット変換部は、前記第１の設定情報及び前記第２の設定情報に基づいて、前記第１の画素データ信号から前記複数の第１の画素要素データを取り出すようにしてもよい。
【００１０】
本発明によれば、第２の設定情報により、複数の第１の画素要素データの並び順の基準となる基準ビットを特定することができる。そのため、第１の画素データ信号の基準ビットの位置が可変であっても、当該基準ビットの位置に応じてあらかじめ第２の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性をさらに向上させることができる。
【００１１】
（３）このデータ処理回路において、前記レジスター部は、前記第１の画素データ信号の前記基準ビットが前記第１の画素要素データの一部であるか否かを特定するための第３の設定情報を記憶し、前記第１のフォーマット変換部は、前記第３の設定情報に基づいて、前記第１の画素要素データの一部として前記基準ビットを取り出すか否かを決定するようにしてもよい。
【００１２】
本発明によれば、第３の設定情報により、複数の第１の画素要素データの並び順の基準となる基準ビットが第１の画素要素データの一部であるか否か（すなわち、有効なデータであるか否か）を特定することができる。そのため、第１の画素データ信号の基準ビットが有効、無効の両方のケースがあり得る場合であっても、当該基準ビットが有効か無効かに応じてあらかじめ第３の設定情報を変更することにより、複数の第１の画素要素データを取り出して第１の画素フォーマットの画素データ信号を生成することができる。従って、本発明によれば、画素フォーマット変換処理の柔軟性をさらに向上させることができる。
【００１３】
（４）このデータ処理回路において、前記第１のフォーマット変換部は、前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｍとした時、当該第１の画素要素データの各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、前記第１の画素フォーマットの画素データ信号を生成するようにしてもよい。
【００１４】
本発明によれば、第１の画素要素データの値がｍビットで表せる最大値すなわち２ｍ−１（すべてのビットが１）である場合、第１の画素フォーマットの画素データ信号もｍ＋ｎビットで表せる最大値すなわち２ｍ＋ｎ−１（すべてのビットが１）になる。また、第１の画素要素データの値がｍビットで表せる最小値すなわち０（すべてのビットが０）である場合、第１の画素フォーマットの画素データ信号もｍ＋ｎビットで表せる最小値すなわち０（すべてのビットが０）になる。従って、ｍ＋ｎビットのレンジ（０〜２ｍ＋ｎ−１）を最大限有効に利用することができるので、画素データ信号のビット拡張に伴う誤差を最小にすることができる。
【００１５】
（５）このデータ処理回路は、第２のフォーマット変換部と、画素データ選択部と、をさらに含み、第１の画素データ信号は、複数の種類の画素フォーマットのうちのいずれかの画素フォーマットを有し、前記レジスター部は、前記第１の画素データ信号の画素フォーマットを特定するための第４の設定情報と、所定の画素フォーマットの前記第１の画素データ信号における前記複数の第１の画素要素データの配置を特定するための第５の設定情報を記憶し、前記第２のフォーマット変換部は、前記第５の設定情報に基づいて、前記所定の画素フォーマットの前記第１の画素データ信号から前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第２の画素フォーマットの画素データ信号を生成し、前記画素データ選択部は、前記第４の設定情報に基づいて、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号のいずれか一方を選択し、前記色変換部は、前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記画素データ選択部により選択された、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号を、前記複数の第２の画素要素データを含む画素データ信号に変換するようにしてもよい。
【００１６】
本発明によれば、第５の設定情報により、所定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの配置を特定することができる。そのため、所定の画素フォーマットの第１の画素データ信号における複数の第１の画素要素データの配置が可変であっても、当該配置に応じてあらかじめ第５の設定情報を変更することにより、複数の第１の画素要素データを取り出して第２の画素フォーマットの画素データ信号を生成することができる。さらに、第４の設定情報により、第１の画素データ信号の画素フォーマットを特定することができる。そのため、第１の画素データ信号の画素フォーマットが可変である場合でも、当該画素フォーマットに応じてあらかじめ第４の設定情報を変更することにより、第１の画素フォーマットの画素データ信号又は第２の画素フォーマットの画素データ信号を選択して色変換処理を行うことができる。従って、本発明によれば、第１の画素データ信号の画素フォーマットが可変である場合でも、画素フォーマット変換処理と色変換処理を行うことができる。
【００１７】
（６）このデータ処理回路において、前記第２のフォーマット変換部は、前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｊとした時、当該第１の画素要素データの各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、前記第２の画素フォーマットの画素データ信号を生成するようにしてもよい。
【００１８】
本発明によれば、第１の画素要素データの値がｊビットで表せる最大値すなわち２ｊ−１（すべてのビットが１）である場合、第２の画素フォーマットの画素データ信号もｊ＋ｋビットで表せる最大値すなわち２ｊ＋ｋ−１（すべてのビットが１）になる。また、第１の画素要素データの値がｊビットで表せる最小値すなわち０（すべてのビットが０）である場合、第２の画素フォーマットの画素データ信号もｊ＋ｋビットで表せる最小値すなわち０（すべてのビットが０）になる。従って、ｊ＋ｋビットのレンジ（０〜２ｊ＋ｋ−１）を最大限有効に利用することができるので、画素データ信号のビット拡張に伴う誤差を最小にすることができる。
【００１９】
（７）本発明は、上記のいずれかのデータ処理回路を含む、集積回路装置である。
【００２０】
この集積回路装置において、外部信号に基づいて前記第１の画素データ信号の画素フォーマットを判断し、前記データ処理回路に含まれる前記レジスター部に前記第１〜第５の設定情報の少なくとも１つを設定する設定部を含むようにしてもよい。
【００２１】
（８）本発明は、上記の集積回路装置を含む、電子機器である。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態のデータ処理回路の機能ブロック図。
【図２】第１実施形態のデータ処理回路の具体的な構成の一例を示す図。
【図３】ＲＧＢデータのフォーマットの一例を示す図。
【図４】ＲＧＢフォーマット変換回路の具体的な構成の一例を示す図。
【図５】Ｒ、Ｇ、Ｂのビット位置の特定について説明するための図。
【図６】ビット拡張回路によるビット拡張の一例を示す図。
【図７】第１実施形態のデータ処理回路の動作タイミングの一例を示す図。
【図８】第２実施形態のデータ処理回路の機能ブロック図。
【図９】第２実施形態のデータ処理回路の具体的な構成の一例を示す図。
【図１０】ＹＵＶ４２２データのフォーマットの一例を示す図。
【図１１】ＹＵＶフォーマット変換回路の具体的な構成の一例を示す図。
【図１２】選択回路の選択論理の真理値表を示す図。
【図１３】ビット拡張回路によるビット拡張の一例を示す図。
【図１４】第２実施形態のデータ処理回路の動作タイミングの一例を示す図。
【図１５】本実施形態の電子機器の一例としてのプロジェクターのブロック図。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２４】
１．データ処理回路
（１）第１実施形態
図１は、第１実施形態のデータ処理回路の機能ブロック図である。
【００２５】
第１実施形態のデータ処理回路１Ａは、第１のプロトコルに従う第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のプロトコルに従う第２のバス３を介して伝送される第２の画素データ信号３ａに変換する処理を行う。
【００２６】
第１のバスは、第１の画素データ信号２ａを伝送するための専用バスであってもよいし、第１の画素データ信号２ａだけでなく他のデータ信号も伝送することができる汎用バスであってもよい。同様に、第２のバス３は、第２の画素データ信号３ａを伝送するための専用バスであってもよいし、第２の画素データ信号３ａだけでなく他のデータ信号も伝送することができる汎用バスであってもよい。
【００２７】
第１の画素データ信号２ａは、第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、第２の画素データ信号３ａは、第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有する。
【００２８】
第１の色空間、第２の色空間は、例えば、ＲＧＢ（Red-Green-Blue）、ＲＧＢＡ（Red-Green-Blue-Alpha）、ＹＵＶ（ＹＣｂＣｒ，ＹＰｂＰｒ等の総称）、ＣＭＹ（Cyan-Magenta-Yellow）等の色空間である。例えば、第１の色空間がＲＧＢ空間であれば、第１の画素データ信号２ａはＲＧＢ空間で定義される色情報をＲ、Ｇ、Ｂの３つのデータで表現する画素データ信号（以下、「ＲＧＢデータ信号」という）であり、複数の第１の画素要素データはＲ、Ｇ、Ｂの各データである。また、例えば、第１の色空間がＹＵＶ空間であれば、第１の画素データ信号２ａはＹＵＶ空間で定義される色情報をＹ、Ｕ、Ｖの３つのデータで表現する画素データ信号（以下、「ＹＵＶデータ信号」という）であり、複数の第１の画素要素データはＹ、Ｕ、Ｖの各データである。
【００２９】
データ処理回路１Ａは、第１のフォーマット変換部１０、色変換部２０、レジスター部３０を含む。
【００３０】
レジスター部３０は、少なくとも第１の設定情報３１を記憶している。第１の設定情報３１は、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）における複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の並び順を特定するための情報である。
【００３１】
第１のフォーマット変換部１０は、第１の設定情報３１に基づいて、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から所与の基準ビット（ビットｂｘとする）を先頭として複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を取り出し、当該複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を含む第１の画素フォーマットの画素データ信号１２を生成する処理を行う。
【００３２】
また、レジスター部３０は、第２の設定情報３２をさらに記憶していてもよい。第２の設定情報３２は、第１の画素データ信号２ａの基準ビットｂｘを特定するための情報である。
【００３３】
そして、第１のフォーマット変換部１０は、第１の設定情報３１及び第２の設定情報３２に基づいて、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）を取り出す処理を行うにしてもよい。
【００３４】
また、レジスター部３０は、第３の設定情報３３をさらに記憶していてもよい。第３の設定情報３３は、第１の画素データ信号２ａの基準ビットｂｘが第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂのいずれかのデータ）の一部であるか否かを特定するための情報である。
【００３５】
そして、第１のフォーマット変換部１０は、第３の設定情報３３に基づいて、第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂのいずれかのデータ）の一部として基準ビットｂｘを取り出すか否かを決定する処理を行うようにしてもよい。
【００３６】
また、第１のフォーマット変換部１０は、第１の画素データ信号２ａ（例えば、ＲＧＢデータ信号）から取り出した複数の第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の各々のビット数をｍとした時、当該第１の画素要素データ（例えば、Ｒ、Ｇ、Ｂの各データ）の各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、第１の画素フォーマットの画素データ信号１２を生成する処理を行うようにしてもよい。
【００３７】
色変換部２０は、第１の色空間（例えば、ＲＧＢ空間）から第２の色空間（例えば、ＹＵＶ空間）への所与の変換式に従い、第１のフォーマット変換部１０が生成した画素データ信号１２（例えば、Ｒ、Ｇ、Ｂの各データを含む信号）を複数の第２の画素要素データ（例えば、Ｙ、Ｕ、Ｖの各データ）を含む画素データ信号２２に変換する処理を行う。
【００３８】
なお、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３は、レジスター部３０において１つのレジスターに記憶されていてもよいし、複数のレジスターに分かれて記憶されていてもよい。
【００３９】
以下、図１に示した第１実施形態のデータ処理回路の具体的な構成例について説明する。
【００４０】
図２は、第１実施形態のデータ処理回路の具体的な構成の一例を示す図である。
【００４１】
汎用バス２００（図１で説明した第１のバス２の一例）には、第１実施形態のデータ処理回路１００Ａ、ＣＰＵ２１０、ＤＭＡコントローラー２２０、ＲＯＭやＲＡＭなどのメモリー２３０等が接続されており、ＣＰＵ２１０又はＤＭＡコントローラー２２０はメモリー２３０に格納された画素データを汎用バス２００を介してデータ処理回路１００Ａに転送する。本実施形態では、メモリー２３０に格納された画素データは、ＲＧＢ空間（図１で説明した第１の色空間の一例）で定義される色情報をＲ、Ｇ、Ｂの３つのデータで表現する画素データ（以下、「ＲＧＢデータ」という）である。
【００４２】
データ処理回路１００Ａは、メモリー２３０に格納されたＲＧＢデータをＹＵＶ空間（図１で説明した第２の色空間の一例）で定義される色情報をＹ、Ｕ、Ｖの３つのデータで表現する画素データ（以下、「ＹＵＶデータ」という）に変換してビデオバス３００（図１で説明した第２のバス３の一例）を介して画像処理回路３１０に転送する処理を行う。すなわち、データ処理回路１００Ａは、汎用バス２００からビデオバス３００へのバスプロトコル変換処理とＲＧＢデータからＹＵＶデータへの変換処理を同時に行う。
【００４３】
なお、汎用バス２００を介して転送されるＲＧＢデータは図１で説明した第１の画素データ信号２ａの一例であり、ビデオバス３００を介して転送されるＹＵＶデータは図１で説明した第２の画素データ信号３ａの一例である。また、ＲＧＢデータに含まれるＲ、Ｇ、Ｂの各データは図１で説明した第１の画素要素データの一例であり、ＹＵＶデータに含まれるＹ、Ｕ、Ｖの各データは図１で説明した第２の画素要素データの一例である。
【００４４】
本実施形態では、ＣＰＵ２１０、ＤＭＡコントローラー２２０、メモリー２３０、データ処理回路１００Ａ、画像処理回路３１０は、共通のクロック信号（CLK）（図示省略）に同期して動作する。
【００４５】
データ処理回路１００Ａは、ＲＧＢフォーマット変換回路１１０（図１で説明した第１のフォーマット変換部１０の一例）、色変換回路１２０（図１で説明した色変換部２０の一例）、レジスターブロック１３０（図１で説明したレジスター部３０の一例）、バスインターフェース（Ｉ／Ｆ）回路１４０ａ、１４０ｂ、ＦＩＦＯメモリー（First In First Out Memory）１５０、ＦＩＦＯメモリー１６０及びタイミング生成回路１７０を含んで構成されている。
【００４６】
バスインターフェース回路１４０ａは、ＣＰＵ２１０によるレジスターブロック１３０に含まれる各種レジスター（フォーマット変換設定レジスター１３１、色変換設定レジスター１３２等）へのライト要求及びリード要求に対する処理を行う。
【００４７】
より具体的には、ＣＰＵ２１０は、バスマスターとして機能し、バススレーブとして機能するバスインターフェース回路１４０ａに、汎用バス２００を介して３２ビットのアドレスデータ２０１ａ（HAD1[31:0]）、３２ビットのライトデータ２０２ａ（HWD1[31:0]）、１ビットのセレクト信号２０３ａ（HSEL1）、１ビットのライト信号２０４ａ（HWRITE1）、１ビットのレディー入力信号２０５ａ（HRDYIN1）等を転送する。
【００４８】
バスインターフェース回路１４０ａは、アドレスデータ２０１ａ、ライトデータ２０２ａ、セレクト信号２０３ａ、ライト信号２０４ａ、レディー入力信号２０５ａ等を受け取り、セレクト信号２０３ａ、ライト信号２０４ａ、レディー入力信号２０５ａがすべてアクティブ（ハイレベル）であれば、アドレスデータ２０１ａにより指定されるアドレスに割り当てられたレジスターにライトデータ２０２ａを書き込む処理を行う。
【００４９】
なお、本実施形態では、すべての制御信号について、ハイレベルであればアクティブ、ローレベルであればインアクティブを意味するものとするが、本発明はこれに限定されるものではない。
【００５０】
また、バスインターフェース回路１４０ａは、セレクト信号２０３ａとレディー入力信号２０５ａがアクティブ（ハイレベル）、かつ、ライト信号２０４ａがインアクティブ（ローレベル）であれば、アドレスデータ２０１ａにより指定されるアドレスに割り当てられたレジスターからデータを読み出し、汎用バス２００にリードデータ２０７ａ（HRD1[31:0]）を出力する。
【００５１】
バスインターフェース回路１４０ｂは、ＣＰＵ２１０やＤＭＡコントローラー２２０によるＲＧＢデータの転送要求に対する処理を行う。本実施形態では、汎用バス２００を介して転送される１画素分のＲＧＢデータは、ＲＧＢ５５５フォーマット（Ｒ、Ｇ、Ｂの各データがすべて５ビット）の１５ビットＲＧＢデータ、又はＲＧＢ５６５フォーマット（Ｒ、Ｇ、Ｂの各データがそれぞれ５ビット、６ビット、５ビット）の１６ビットＲＧＢデータのいずれかであるものとするが、本発明はこれに限定されるものではない。
【００５２】
より具体的には、ＣＰＵ２１０やＤＭＡコントローラー２２０は、バスマスターとして機能し、バススレーブとして機能するバスインターフェース回路１４０ｂに、汎用バス２００を介して３２ビットのアドレスデータ２０１ｂ（HAD2[31:0]）、３２ビットのライトデータ２０２ｂ（HWD2[31:0]）、１ビットのセレクト信号２０３ｂ（HSEL2）、１ビットのライト信号２０４ｂ（HWRITE2）、１ビットのレディー入力信号２０５ｂ（HRDYIN2）等を転送する。
【００５３】
ここで、ライトデータ２０２ｂには２画素分のＲＧＢデータが含まれている。具体的には、ライトデータ２０２ｂの下位１６ビット（HWD2[15:0]）に１画素目のＲＧＢデータが含まれており、上位１６ビット（HWD2[31:16]）に２画素目のＲＧＢデータが含まれている。そして、バスインターフェース回路１４０ｂは、アドレスデータ２０１ｂ、ライトデータ２０２ｂ、セレクト信号２０３ｂ、ライト信号２０４ｂ、レディー入力信号２０５ｂ等を受け取り、セレクト信号２０３ｂ、ライト信号２０４ｂ、レディー入力信号２０５ｂがすべてアクティブ（ハイレベル）の時に、アドレスデータ２０１ｂにより指定されるアドレスがＦＩＦＯメモリー１５０のアドレス（以下、「００００００００Ｈ」とする）であれば、ライトデータ２０２ｂに含まれる２画素分のＲＧＢデータをＦＩＦＯメモリー１５０に書き込む処理を行う。
【００５４】
また、バスインターフェース回路１４０ｂは、ＦＩＦＯメモリー１５０をモニターし、ＦＩＦＯメモリー１５０が一杯であることを検出すると、ＦＩＦＯメモリー１５０に空きが生じるまでレディー出力信号２０６ｂ（HRDYOUT2）をインアクティブ（ローレベル）にする。レディー出力信号２０６ｂがインアクティブ（ローレベル）である間、ＣＰＵ２１０やＤＭＡコントローラー２２０による次の２画素分のＲＧＢデータ（ライトデータ２０２ｂ）の転送要求が待たされる。
【００５５】
図３（Ａ）〜図３（Ｄ）は、汎用バス２００を介して転送される１画素分のＲＧＢデータのフォーマットの一例を示す図である。先に説明したように、本実施形態では、転送されるＲＧＢデータはＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのいずれかであるが、Ｒ、Ｇ、Ｂの並び順は可変である。
【００５６】
図３（Ａ）に示すフォーマットは、ＲＧＢ５６５フォーマットであり、かつ、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが配置されている。すなわち、ビット１５を先頭としてＲ、Ｇ、Ｂの順にデータが並んでいる。
【００５７】
また、図３（Ｂ）に示すフォーマットは、ＲＧＢ５６５フォーマットであり、かつ、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが配置されている。すなわち、ビット１５を先頭としてＢ、Ｇ、Ｒの順にデータが並んでいる。
【００５８】
また、図３（Ｃ）に示すフォーマットは、ＲＧＢ５５５フォーマットであり、かつ、ビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが配置されている。すなわち、ビット１５を先頭ビットとしてＲ、Ｇ、Ｂの順にデータが並んでおり、先頭ビット（ビット１５）には有効なデータが無いと考えることができる。
【００５９】
また、図３（Ｄ）に示すフォーマットは、ＲＧＢ５５５フォーマットであり、かつ、ビット１５〜８、ビット７〜０に、それぞれ図３（Ｃ）のフォーマットのビット７〜０、ビット１５〜８のデータが配置されている。すなわち、図３（Ｃ）のフォーマットがリトルエンディアン方式の並びになっているのに対して、図３（Ｄ）のフォーマットはビッグエンディアン方式の並びになっている。そのため、図３（Ｄ）のフォーマットではビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが配置されている。すなわち、ビット７を先頭ビットとしてＢ、Ｇ、Ｒの順にデータが並んでおり、先頭ビット（ビット７）には有効なデータが無いと考えることができる。
【００６０】
図２に戻り、ＲＧＢフォーマット変換回路１１０は、ＦＩＦＯメモリー１５０の先頭に格納された２画素分のＲＧＢデータ１５１（RGBX2[31:0]）を受け取り、下位１６ビットのＲＧＢデータ（１画素目のＲＧＢデータ）、上位１６ビットのＲＧＢデータ（２画素目のＲＧＢデータ）の順に、１０ビットのＲデータ１１１ａ（R[9:0]）、Ｇデータ１１１ｂ（G[9:0]）、Ｂデータ１１１ｃ（B[9:0]）（図１で説明した画素データ信号１２の一例）に画素フォーマット変換する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、入力される１画素分のＲＧＢデータ（１６ビット）におけるＲ、Ｇ、Ｂの各データのビット位置を特定するための情報があらかじめ設定されており、ＲＧＢフォーマット変換回路１１０はその設定情報に基づいて画素フォーマット変換処理を行う。
【００６１】
色変換回路１２０は、次の変換式に従い、ＲＧＢフォーマット変換回路１１０が生成した１０ビットのＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃを１０ビットのＹデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）に変換する処理を行う。
【００６２】
【数１】
【００６３】
ここで、Ｋ００，Ｋ０１，Ｋ０２，Ｋ０３，Ｋ１０，Ｋ１１，Ｋ１２，Ｋ１３，Ｋ２０，Ｋ２１，Ｋ２２，Ｋ２３，ＯＦＳ０，ＯＦＳ１，ＯＦＳ２，ＹＭＩＮ，ＹＭＡＸ，ＵＭＩＮ，ＵＭＡＸ，ＶＭＩＮ，ＶＭＡＸの値は、あらかじめ決められた定数値であってもよいが、色変換設定レジスター１３２に設定可能に構成することもできる。このようにすれば、色変換設定レジスター１３２の設定値を変更することで、ＹＵＶとしてＹＣｂＣｒやＹＰｂＰｒを選択可能にすることもできるし、ＲＧＢからＹＵＶへの変換だけでなく任意の２つの色空間での色変換を行うこともできるようになる。
【００６４】
色変換回路１２０による変換処理後のＹデータ１２１ａ、Ｕデータ１２１ｂ、Ｖデータ１２１ｃは、３０ビットにまとめられてＦＩＦＯメモリー１６０に格納される。
【００６５】
タイミング生成回路１７０は、画像処理回路３１０に対して、各フレームの先頭でクロック信号に同期して垂直同期信号３０１（VS）を送信し、１フレーム分の画素データの送信を開始する。具体的には、タイミング生成回路１７０は、所定のタイミングでデータイネーブル信号３０３（DE）をアクティブ（ハイレベル）にし、ＦＩＦＯメモリー１６０の先頭に格納されているＹＵＶデータ３０４（YUV[29:0]）を１フレーム分に達するまでクロック信号に同期して順次送信する。なお、タイミング生成回路１７０は、画像処理回路３１０に対して、描画対象の各ラインの先頭で水平同期信号３０２（HS）をさらに送信するようにしてもよい。
【００６６】
画像処理回路３１０は、各ＹＵＶデータ３０４に対して画像処理を行い、画像処理が終了するまでビジー信号３０５（BUSY）をインアクティブ（ローレベル）にする。そして、タイミング生成回路１７０は、ビジー信号３０５がアクティブ（ハイレベル）である間は出力停止信号１７１をアクティブ（ハイレベル）にしてＦＩＦＯメモリー１６０が次のＹＵＶデータ３０４を出力しないように制御する。
【００６７】
また、タイミング生成回路１７０は、ＦＩＦＯメモリー１６０をモニターし、ＦＩＦＯメモリー１６０が一杯であることを検出すると、ＦＩＦＯメモリー１６０に空きが生じるまで出力停止信号１７２をアクティブ（ハイレベル）にしてＦＩＦＯメモリー１５０が次のＲＧＢデータ１５１を出力しないように制御する。
【００６８】
なお、垂直同期信号３０１、データイネーブル信号３０３、ＹＵＶデータ３０４、ビジー信号３０５によりビデオバス３００が構成される。また、ビデオバス３００の構成要素に水平同期信号３０２を含めてもよい。
【００６９】
図４は、ＲＧＢフォーマット変換回路１１０の具体的な構成の一例を示す図である。
【００７０】
本実施形態では、ＲＧＢフォーマット変換回路１１０は、バレルシフター１１２、選択回路１１４ａ、１１４ｂ、１１４ｃ、ビット拡張回路１１６ａ、１１６ｂ、１１６ｃ、ＲＧＢ選択回路１１８を含んで構成されている。
【００７１】
ＲＧＢ選択回路１１８は、３２ビットのＲＧＢデータ１５１を受け取り、その下位１６ビット又は上位１６ビットのいずれかを選択して１６ビットのＲＧＢデータ１１９（RGB[15:0]）を出力する。
【００７２】
先に説明したように、ＲＧＢデータ１５１には２画素分のＲＧＢデータが含まれている。すなわち、下位１６ビットに１画素目のＲＧＢデータ、上位１６ビットに２画素目のＲＧＢデータが含まれている。従って、ＲＧＢ選択回路１１８は、ＦＩＦＯメモリー１５０が新たなＲＧＢデータ１５１を出力すると、まず下位１６ビット（１画素目のＲＧＢデータ）を選択してＲＧＢデータ１１９とし、この１画素目のＲＧＢデータに対する画素フォーマット変換処理が終了した後、上位１６ビット（２画素目のＲＧＢデータ）を選択してＲＧＢデータ１１９とする。
【００７３】
そして、ＲＧＢフォーマット変換回路１１０は、ＲＧＢデータ１１９に対して、フォーマット変換設定レジスター１３１に設定されているＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅに基づいて、画素フォーマット変換処理を行う。本実施形態では、フォーマット変換設定レジスター１３１において、ＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄに対してそれぞれ４ビットが割り当てられ、ＲＧＢ５６５選択情報１３１ｅに対して１ビットが割り当てられる。
【００７４】
ＭＳＢ指定情報１３１ａは、ＲＧＢデータ１１９のどのビットをＭＳＢ（Most Significant Bit）としてＲ、Ｇ、Ｂの並び順を指定するかを示す情報であり、”００００”〜”１１１１”のいずれかを設定することで、それぞれビット０〜ビット１５をＭＳＢとして指定することができる。
【００７５】
Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄは、Ｒ、Ｇ、Ｂの並び順を指定するための情報であり、”１０００”、”０１００”、”００１０”のいずれかを排他的に設定することで、それぞれ、１番目、２番目、３番目を指定することができる。例えば、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄとして、”１０００”、”０１００”、”００１０”をそれぞれ設定すれば、Ｒ→Ｇ→Ｂの順を、”００１０”、”０１００”、”１０００”をそれぞれ設定すれば、Ｂ→Ｇ→Ｒの順を指定することができる。
【００７６】
ＲＧＢ５６５選択情報１３１ｅは、ＲＧＢデータ１１９がＲＧＢ５５５フォーマットかＲＧＢ５６５フォーマットのいずれであるかを選択するための情報であり、”０”を設定すればＲＧＢ５５５フォーマットを選択し、”１”を設定すればＲＧＢ５６５フォーマットを選択することができる。
【００７７】
図５（Ａ）及び図５（Ｂ）は、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅの組み合わせにより特定されるＲ、Ｇ、Ｂのビット位置について説明するための図である。
【００７８】
図５（Ａ）は、ＭＳＢ指定情報として”１１１１”（ビット１５がＭＳＢ）が設定されているケースを示している。
【００７９】
従って、例えば、Ｒ位置指定情報１３１ｂ＝”１０００”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、ＲＧＢデータ１１９のビット１５をＭＳＢとしてＲ→Ｇ→Ｂの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが割り当てられる。これは、先に説明した図３（Ａ）のケースに相当する。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット１５）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＲ、Ｇ、Ｂが割り当てられる。
【００８０】
また、例えば、Ｒ位置指定情報１３１ｂ＝”００１０”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢデータ１１９のビット１５をＭＳＢとしてＢ→Ｇ→Ｒの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット１５〜１１、ビット１０〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｂ）のケースに相当する。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット１５）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット１４〜１０、ビット９〜５、ビット４〜０にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｃ）のケースに相当する。
【００８１】
一方、図５（Ｂ）は、ＭＳＢ指定情報として”０１１１”（ビット７がＭＳＢ）が設定されているケースを示している。
【００８２】
従って、例えば、Ｒ位置指定情報１３１ｂ＝”１０００”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、ＲＧＢデータ１１９のビット７をＭＳＢとしてＲ→Ｇ→Ｂの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット７〜３、ビット２〜０及び１５〜１３、ビット１２〜８にそれぞれＲ、Ｇ、Ｂが割り当てられる。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット７）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＲ、Ｇ、Ｂが割り当てられる。このように、ＭＳＢ指定情報１３１ａの設定値が”１１１１”以外であれば、ＲＧＢデータ１１９のビット０の次にビット１５が続くものとしてＲ、Ｇ、Ｂの並び順が特定される。
【００８３】
また、例えば、Ｒ位置指定情報１３１ｂ＝”００１０”、Ｇ位置指定情報１３１ｃ＝”０１００”、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢデータ１１９のビット７をＭＳＢとしてＢ→Ｇ→Ｒの順にビットが割り当てられる。ここで、ＲＧＢ５６５選択情報１３１ｅが”１”であればＲＧＢデータ１１９はＲＧＢ５６５フォーマットであるので、ビット７〜３、ビット２〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが割り当てられる。一方、ＲＧＢ５６５選択情報１３１ｅが”０”であればＲＧＢデータ１１９はＲＧＢ５５５フォーマットであるため、ＭＳＢ指定情報１３１ａにより指定されるＭＳＢ（ビット７）には有効データが存在しない。従って、ＲＧＢデータ１１９のビット６〜２、ビット１〜０及び１５〜１３、ビット１２〜８にそれぞれＢ、Ｇ、Ｒが割り当てられる。これは、先に説明した図３（Ｄ）のケースに相当する。
【００８４】
このように、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄにより、ＲＧＢデータ１１９（すなわち、Ｒデータ１５１の下位１６ビットデータ又は上位１６ビットデータ）におけるＲデータ、Ｇデータ、Ｂデータの並び順を特定することができる。すなわち、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄは、図１で説明した第１の設定情報３１として機能する。
【００８５】
また、ＭＳＢ指定情報１３１ａにより、ＲＧＢデータ１１９（すなわち、Ｒデータ１５１の下位１６ビットデータ又は上位１６ビットデータ）におけるＲ、Ｇ、Ｂの並び順の基準となる基準ビットを特定することができる。すなわち、ＭＳＢ指定情報１３１ａは、図１で説明した第２の設定情報３２として機能する。
【００８６】
また、ＲＧＢ５６５選択情報１３１ｅにより、ＭＳＢ指定情報１３１ａにより特定される基準ビットがＲデータ、Ｇデータ又はＢデータのいずれかの一部であるか否かを特定することができる。すなわち、ＲＧＢ５６５選択情報１３１ｅは、図１で説明した第３の設定情報３２として機能する。
【００８７】
図４に戻り、バレルシフター１１２は、ＭＳＢ指定情報１３１ａにより指定されるＲＧＢデータ１１９のビットが最上位ビット（ＭＳＢ）になるように必要に応じてＲＧＢデータ１１９を巡回シフトし、ＲＧＢデータ１１３（１６ビット）を生成する処理を行う。例えば、ＭＳＢ指定情報１３１ａとして”１１１１”が設定されている場合（図５（Ａ）のケース）は、ＭＳＢとしてＲＧＢデータ１１９のビット１５（ＭＳＢ）が指定されているので、バレルシフター１１２は巡回シフトを行わない。従って、ＲＧＢデータ１１３はＲＧＢデータ１１９と一致する。一方、例えば、ＭＳＢ指定情報１３１ａとして”０１１１”が設定されている場合（図５（Ｂ）のケース）は、ＭＳＢとしてＲＧＢデータ１１９のビット７が指定されているので、バレルシフター１１２はＲＧＢデータ１１９のビット７がＲＧＢデータ１１３のＭＳＢになるように８ビットだけ左巡回シフトを行う。従って、ＲＧＢデータ１１３のビット１５〜８及びビット７〜０は、それぞれＲＧＢデータ１１９のビット７〜０及びビット１５〜８と一致する。
【００８８】
ＲＧＢデータ１１３は、選択回路１１４ａ、１１４ｂ、１１４ｃに入力される。選択回路１１４ａ、１１４ｂ、１１４ｃは、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、先に説明した図５（Ａ）と同じ論理に従い、Ｂ位置指定情報１３１ｄ及びＲＧＢ５６５選択情報１３１ｅの組み合わせに応じて決まるビット位置からＲＧＢデータ１１３のビットを取り出し、それぞれ５ビットのＲデータ１１５ａ、５ビット又は６ビットのＧデータ１１５ｂ、５ビットのＢデータ１１５ｃを生成する。
【００８９】
選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１１（５ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＲデータ１１５ａとする。また、選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”０１００”であれば、Ｇ位置指定情報１３１ｃ＝”００１０”かつＢ位置指定情報１３１ｄ＝”１０００”かつＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜６（５ビット）を選択し、それ以外の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＲデータ１１５ａとする。また、選択回路１１４ａは、Ｒ位置指定情報１３１ｂ＝”００１０”であれば、常にＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＲデータ１１５ａとする。
【００９０】
選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１０（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＧデータ１１５ｂとする。また、選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”０１００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜５（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＧデータ１１５ｂとする。また、選択回路１１４ｂは、Ｇ位置指定情報１３１ｃ＝”００１０”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット５〜０（６ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＧデータ１１５ｂとする。
【００９１】
選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”１０００”であれば、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１５〜１１（５ビット）を選択し、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時はＲＧＢデータ１１３のビット１４〜１０（５ビット）を選択してＢデータ１１５ｃとする。また、選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”０１００”であれば、Ｒ位置指定情報１３１ｂ＝”１０００”かつＧ位置指定情報１３１ｃ＝”００１０”かつＲＧＢ５６５選択情報１３１ｅ＝”１”の時はＲＧＢデータ１１３のビット１０〜６（５ビット）を選択し、それ以外の時はＲＧＢデータ１１３のビット９〜５（５ビット）を選択してＢデータ１１５ｃとする。また、選択回路１１４ｃは、Ｂ位置指定情報１３１ｄ＝”００１０”であれば、常にＲＧＢデータ１１３のビット４〜０（５ビット）を選択してＢデータ１１５ｃとする。
【００９２】
Ｒデータ１１５ａ、Ｇデータ１１５ｂ、Ｂデータ１１５ｃは、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃに入力される。
【００９３】
ビット拡張回路１１６ａは、５ビットのＲデータ１１５ａをビット拡張して１０ビットのＲデータ１１１ａを生成する処理を行う。具体的には、ビット拡張回路１１６ａは、図６（Ａ）に示すように、Ｒデータ１１１ａのビット９〜５にＲデータ１１５ａのビット４〜０をコピーするとともにＲデータ１１１ａのビット４〜０にＲデータ１１５ａのビット４〜０をコピーする処理を行う。
【００９４】
ビット拡張回路１１６ｂは、ＲＧＢ５６５選択情報１３１ｅに従い５ビット又は６ビットのＧデータ１１５ｂをビット拡張して１０ビットＧデータ１１１ｂを生成する処理を行う。具体的には、ＲＧＢ５６５選択情報１３１ｅ＝”０”の時は、ビット拡張回路１１６ｂは、図６（Ａ）に示すように、Ｇデータ１１１ｂのビット９〜５にＧデータ１１５ｂのビット４〜０をコピーするとともにＧデータ１１１ｂのビット４〜０にＧデータ１１５ｂのビット４〜０をコピーする処理を行う。一方、ＲＧＢ５６５選択情報１３１ｅ＝”１”の時は、ビット拡張回路１１６ｂは、図６（Ｂ）に示すように、Ｇデータ１１１ｂのビット９〜４にＧデータ１１５ｂのビット５〜０をコピーするとともにＧデータ１１１ｂのビット３〜０にＧデータ１１５ｂのビット５〜２をコピーする処理を行う。
【００９５】
そして、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃは、図２で説明したように、画像処理回路１２０に出力されて画像処理の対象となる。
【００９６】
図６（Ａ）及び図６（Ｂ）に示したようにビット拡張すれば、５ビットのＲデータ１１５ａが最大値（”１１１１１”）である場合、１０ビットのＲデータ１１１ａも最大値（”１１１１１１１１１１”）になる。また、５ビットのＲデータ１１５ａが最小値（”０００００”）である場合、１０ビットのＲデータ１１１ａも最小値（”００００００００００”）になる。従って、１０ビットのレンジ（”００００００００００”〜”１１１１１１１１１１”）を最大限有効に利用することができるので、ビット拡張に伴ってＲデータ１１１ａに生じる誤差を最小にすることができる。
【００９７】
同様の理由により、ビット拡張に伴ってＧデータ１１１ｂやＢデータ１１１ｃに生じる誤差も最小にすることができる。
【００９８】
図７は、データ処理回路１００Ａの動作タイミングの一例を示すタイミングチャートである。
【００９９】
時刻ｔ１〜ｔ２において、タイミング生成回路１７０により、クロック信号（CLK）に同期して画像処理回路３１０に垂直同期信号３０１（VS）が送信される。
【０１００】
所定時間経過後の時刻ｔ３において、ＣＰＵ２１０等がセレクト信号２０３ｂ（HSEL2）、ライト信号２０４ｂ（HWRITE2）、レディー入力信号２０５ｂ（HRDYIN2）をローレベルからハイレベルに遷移させるとともに、汎用バス２００を介して、ＦＩＦＯメモリー１５０のアドレス（００００００００Ｈ）を示すアドレスデータ２０１ｂ（HAD2[31:0]）をデータ処理回路１００Ａに送信する。
【０１０１】
また、時刻ｔ４以降、ＣＰＵ２１０等は、１クロックサイクルごとにレディー入力信号２０５ｂ（HRDYIN2）の極性を反転させるとともに、２クロックサイクルごとに２画素分のＲＧＢデータを含むライトデータ２０２ｂ（HWD2[31:0]）をデータ処理回路１００Ａに送信する。
【０１０２】
バスインターフェース回路１４０ｂは、セレクト信号２０３ｂ（HSEL2）とレディー入力信号２０５ｂ（HRDYIN2）がともにハイレベルの時（時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ９〜ｔ１０、・・・）のアドレスデータ２０１ｂ（HAD2[31:0]）により指定されるアドレス（すべてＦＩＦＯメモリー１５０のアドレス００００００００Ｈである）に、その次のクロックサイクル（時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、時刻ｔ１０〜ｔ１１、・・・）のライトデータ２０２ｂ（HWD2[31:0]）を書き込む。
【０１０３】
時刻ｔ４〜ｔ６において、ライトデータ２０２ｂ（HWD2[31:0]）の下位１６ビット（HWD2[15:0]）及び上位１６ビット（HWD2[31:16]）にはそれぞれ１画素目のＲＧＢデータ（ＲＧＢ０）及び２画素目のＲＧＢデータ（ＲＧＢ１）が含まれており、時刻ｔ５において、ＦＩＦＯメモリー１５０の先頭のバッファーに１画素目のＲＧＢデータ（ＲＧＢ０）と２画素目のＲＧＢデータ（ＲＧＢ１）が書き込まれる。その結果、時刻ｔ５〜ｔ６において、ＲＧＢデータ１５１（RGBX2[31:0]）の下位１６ビット及び上位１６ビットがそれぞれＲＧＢ０及びＲＧＢ１になる。
【０１０４】
時刻ｔ５〜ｔ７において、ＲＧＢフォーマット変換回路１１０により、ＲＧＢ０及びＲＧＢ１からそれぞれ１画素目と２画素目のＲ、Ｇ、Ｂの各データ（Ｒ０，Ｇ０，Ｂ０）と（Ｒ１，Ｇ１，Ｂ１）が順に生成される。
【０１０５】
より詳細には、まず、ＲＧＢ選択回路１１８により、時刻ｔ５〜ｔ６ではＲＧＢデータ１５１（RGBX2[31:0]）の下位１６ビットデータが選択されてＲＧＢデータ１１９（RGB[15:0]）がＲＧＢ０になり、時刻ｔ６〜ｔ７ではＲＧＢデータ１５１（RGBX2[31:0]）の上位１６ビットデータが選択されてＲＧＢデータ１１９（RGB[15:0]）がＲＧＢ１になる。
【０１０６】
そして、バレルシフター１１２によりＲＧＢデータ１１９（RGB[15:0]）が必要に応じて巡回シフトされ、選択回路１１４ａ、１１４ｂ、１１４ｃによりＲ、Ｇ、Ｂの各データが取り出され、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃにより１０ビットにビット拡張される。その結果、Ｒデータ１１１ａ（R[9:0]）、Ｇデータ１１１ｂ（G[9:0]）、Ｂデータ１１１ｃ（B[9:0]）は、時刻ｔ５〜ｔ６ではＲ０、Ｇ０、Ｂ０になり、時刻ｔ６〜ｔ７ではＲ１、Ｇ１、Ｂ１になる。
【０１０７】
時刻ｔ６〜ｔ８において、色変換回路１２０により、１画素目（Ｒ０，Ｇ０，Ｂ０）と２画素目（Ｒ１，Ｇ１，Ｂ１）が順にＹ、Ｕ、Ｖに変換される。その結果、Ｙデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）は、時刻ｔ６〜ｔ７では１画素目のＹ、Ｕ、Ｖの各データ（Ｙ０，Ｕ０，Ｖ０）になり、時刻ｔ７〜ｔ８では２画素目のＹ、Ｕ、Ｖの各データ（Ｙ１，Ｕ１，Ｖ１）になる。
【０１０８】
そして、時刻ｔ７において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ０、Ｕ０、Ｖ０が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１０９】
また、時刻ｔ８において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ１、Ｕ１、Ｖ１が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１１０】
３画素目と４画素目のＲＧＢデータ（ＲＧＢ２，ＲＧＢ３）、５画素目と６画素目のＲＧＢデータ（ＲＧＢ４，ＲＧＢ５）、７画素目と８画素目のＲＧＢデータ（ＲＧＢ６，ＲＧＢ７）、・・・についても、１画素目と２画素番目のＲＧＢデータ（ＲＧＢ０，ＲＧＢ１）と同様にそれぞれＹＵＶデータへの変換処理が行われて画像処理回路３１０に送信される。
【０１１１】
なお、必要であれば、タイミング生成回路１７０により、時刻ｔ５〜ｔ６において、クロック信号（CLK）に同期して画像処理回路３１０に水平同期信号３０２（HS）が送信されるようにしてもよい。
【０１１２】
以上、説明したように、第１実施形態のデータ処理回路１００Ａによれば、汎用バス２００を介して転送されるＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのＲＧＢデータに対して画素フォーマット変換と色変換を施し、ビデオバス３００を介して転送されるＹＵＶデータに変換するので、ＣＰＵ２１０であらかじめ画素フォーマット変換や色変換を行う必要がない。そのため、ＣＰＵ２１０の負荷やメモリー資源を低減することができる。
【０１１３】
また、第１実施形態のデータ処理回路１００Ａによれば、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄにより、ＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順を特定することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順が可変であっても、当該並び順に応じてあらかじめＲ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂのデータを取り出して１０ビットのＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃに画素フォーマット変換することができる。
【０１１４】
また、第１実施形態のデータ処理回路１００Ａによれば、ＭＳＢ指定情報１３１ａにより、汎用バス２００を介して転送されるＲＧＢデータにおけるＲ、Ｇ、Ｂのデータの並び順の基準となる基準ビットを特定することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータの基準ビットの位置が可変であっても、当該基準ビットの位置に応じてあらかじめＭＳＢ指定情報１３１ａを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂの各データを取り出して画素フォーマット変換処理を行うことができる。
【０１１５】
また、第１実施形態のデータ処理回路１００Ａによれば、ＲＧＢ５６５選択情報１３１ｅにより、汎用バス２００を介して転送されるＲＧＢデータがＲＧＢ５５５フォーマット又はＲＧＢ５６５フォーマットのいずれであるかを特定することができる。そして、ＲＧＢ５５５フォーマットであればＲ、Ｇ、Ｂのデータの並び順の基準となる基準ビットが無効であり、ＲＧＢ５６５フォーマットであれば当該基準ビットが有効であると判断することができる。そのため、汎用バス２００を介して転送されるＲＧＢデータの画素フォーマットに応じてＲＧＢ５６５選択情報１３１ｅを変更することにより、ＲＧＢデータから適切にＲ、Ｇ、Ｂの各データを取り出して画素フォーマット変換処理を行うことができる。
【０１１６】
従って、第１実施形態のデータ処理回路１００Ａによれば、柔軟性の高い画素フォーマット変換処理及び色変換処理を実現することができる。
（２）第２実施形態
図８は、第２実施形態のデータ処理回路の機能ブロック図である。図８において、図１と同じ構成には同じ番号を付しており、その説明を省略する。
【０１１７】
第２実施形態のデータ処理回路１Ｂは、図１に示した第１実施形態のデータ処理回路１Ａと同様、第１のプロトコルに従う第１のバス２を介して伝送される第１の画素データ信号２ａを受け取り、第２のプロトコルに従う第２のバス３を介して伝送される第２の画素データ信号３ａに変換して送信する処理を行う。
【０１１８】
第２実施形態では、第１の画素データ信号２ａは、複数の種類の画素フォーマット（例えば、ＹＵＶ４４４、ＹＵＶ４２２、ＹＵＶ４１１、ＲＧＢ５５５、ＲＧＢ５６５等）のうちのいずれかの画素フォーマットを有している。
【０１１９】
第２実施形態のデータ処理回路１Ｂは、第１実施形態のデータ処理回路１Ａに対して、第２のフォーマット変換部４０と画素データ信号選択部５０が追加されている。また、レジスター部３０は、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３に加えて、第４の設定情報３４と第５の設定情報３５をさらに記憶している。
【０１２０】
第４の設定情報３４は、第１の画素データ信号２ａの画素フォーマットを特定するための情報である。
【０１２１】
第５の設定情報３５は、所定の画素フォーマットの第１の画素データ信号２ａにおける複数の第１の画素要素データの配置を特定するための情報である。例えば、第１の画素データ信号２ａがＹＵＶ４２２フォーマット（Ｙ、Ｕ、Ｖのデータ数の比が２：１：１）である場合、第５の設定情報３５は、Ｙ０（１画素目のＹ）、Ｙ１（２画素目のＹ）、Ｕ０（１画素目と２画素目に共通のＵ）、Ｖ０（１画素目と２画素目に共通のＶ）が配置されているビット位置を特定するための情報である。
【０１２２】
第２のフォーマット変換部４０は、第５の設定情報３５に基づいて、所定の画素フォーマット（例えば、ＹＵＶ４２２フォーマット）の第１の画素データ信号２ａから複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）を取り出し、当該複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）を含む第２の画素フォーマットの画素データ信号４２を生成する処理を行う。
【０１２３】
また、第２のフォーマット変換部４０は、第１の画素データ信号２ａ（例えば、ＹＵＶ４２２フォーマットの画素データ信号）から取り出した複数の第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）の各々のビット数をｊとした時、当該第１の画素要素データ（例えば、Ｙ０、Ｙ１、Ｕ０、Ｖ０の各データ）の各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、第２の画素フォーマットの画素データ信号４２を生成する処理を行うようにしてもよい。
【０１２４】
画素データ選択部５０は、第４の設定情報３４に基づいて、第１のフォーマット変換部１０が生成した画素データ信号１２又は第２のフォーマット変換部４０が生成した画素データ信号４２のいずれか一方を選択する。例えば、画素データ選択部５０は、第４の設定情報３４に基づいて、第１の画素データ信号２ａがＹＵＶ系のフォーマット（ＹＵＶ４４４、ＹＵＶ４２２、ＹＵＶ４１１等）である場合は画素データ信号４２を選択し、第１の画素データ信号２ａがＲＧＢ系のフォーマット（ＲＧＢ５５５、ＲＧＢ５６５等）である場合は画素データ信号１２を選択するようにしてもよい。
【０１２５】
色変換部２０は、第１の色空間から第２の色空間への所与の変換式に従い、画素データ選択部５０により選択された画素データ信号５２（画素データ信号１２又は画素データ信号４２）を複数の第２の画素要素データ（例えば、Ｙ、Ｕ、Ｖの各データ）を含む画素データ信号２２に変換する処理を行う。
【０１２６】
なお、第１の設定情報３１、第２の設定情報３２、第３の設定情報３３、第４の設定情報３４、第５の設定情報３５は、レジスター部３０において１つのレジスターに記憶されていてもよいし、複数のレジスターに分かれて記憶されていてもよい。
【０１２７】
以下、図８に示した第２実施形態のデータ処理回路の具体的な構成例について説明する。
【０１２８】
図９は、第２実施形態のデータ処理回路の具体的な構成の一例を示す図である。図９において、図２と同じ構成には同じ符号を付しており、その説明を省略又は簡略する。
【０１２９】
第２実施形態では、メモリー２３０に格納された画素データは、ＲＧＢデータ又はＹＵＶ４２２フォーマットの画素データ（以下、「ＹＵＶ４２２データ」という）のいずれかである。
【０１３０】
第２実施形態のデータ処理回路１００Ｂは、汎用バス２００を介してメモリー２３０から転送されるＲＧＢデータが転送される場合、転送されたＲＧＢデータをＹＵＶデータに変換してビデオバス３００を介して画像処理回路３１０に転送する処理を行う。一方、汎用バス２００を介してメモリー２３０から転送されるＹＵＶ４２２データが転送される場合、データ処理回路１００Ｂは、転送されたＹＵＶ４２２データを画素フォーマット変換し、さらに必要に応じて色変換（例えば、ＹＣｂＣｒからＹＰｂＰｒに色変換）したＹＵＶデータをビデオバス３００を介して画像処理回路３１０に転送する処理を行う。
【０１３１】
すなわち、データ処理回路１００Ｂは、汎用バス２００からビデオバス３００へのバスプロトコル変換処理とともに、ＲＧＢデータ又はＹＵＶ４２２データからＹＵＶデータへの変換処理を同時に行う。
【０１３２】
なお、汎用バス２００を介して転送されるＲＧＢデータ又はＹＵＶ４２２データは図１及び図８で説明した第１の画素データ信号２ａの一例であり、ビデオバス３００を介して転送されるＹＵＶデータは図８で説明した第２の画素データ信号３ａの一例である。
【０１３３】
第２実施形態でも、汎用バス２００を介してＲＧＢデータが転送される場合は、第１実施形態と同じく、ライトデータ２０２ｂにより２画素分のＲＧＢデータが同時に転送され、１画素分のＲＧＢデータのフォーマットは図３（Ａ）〜図３（Ｄ）に示したようなフォーマットである。
【０１３４】
第２実施形態において、汎用バス２００を介してＹＵＶ４２２データが転送される場合、ライトデータ２０２ｂにより２画素分のＹＵＶ４２２データが同時に転送され、２画素分のＹＵＶ４２２データは、図１０（Ａ）〜図１０（Ｄ）のいずれかのフォーマットである。
【０１３５】
図１０（Ａ）に示すフォーマットは、ビット１５〜８とビット３１〜２４にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット７〜０とビット２３〜１６にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３６】
また、図１０（Ｂ）に示すフォーマットは、ビット１５〜８とビット３１〜２４にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット２３〜１６とビット７〜０にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３７】
また、図１０（Ｃ）に示すフォーマットは、ビット７〜０とビット２３〜１６にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット１５〜８とビット３１〜２４にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３８】
また、図１０（Ｄ）に示すフォーマットは、ビット７〜０とビット２３〜１６にそれぞれ１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）が配置されており、ビット３１〜２４とビット１５〜８にそれぞれＵデータ（Ｕ０）とＶデータ（Ｖ０）が配置されている。
【０１３９】
なお、図１０（Ａ）〜図１０（Ｄ）において、Ｕデータ（Ｕ０）とＶデータ（Ｖ０）は１画素目と２画素目に共通のデータである。
【０１４０】
以下では、図１０（Ａ）〜図１０（Ｄ）に示すフォーマットを、ＬＳＢ（Least Significant Bit）からのデータの並び順に起因して、それぞれ「ＵＹＶＹフォーマット」、「ＶＹＵＹフォーマット」、「ＹＵＹＶフォーマット」、「ＹＶＹＵフォーマット」ということにする。
【０１４１】
図９に戻り、第２実施形態のデータ処理回路１００Ｂは、第１実施形態のデータ処理回路１００Ａに対して、ＹＵＶフォーマット変換回路１８０（図８で説明した第２のフォーマット変換部４０の一例）と選択回路１９０（図８で説明した画素データ信号選択部５０の一例）が付加されている。
【０１４２】
ＹＵＶフォーマット変換回路１８０は、ＦＩＦＯメモリー１５０の先頭に格納されたＹＵＶ４２２データ１５２（YUV422[31:0]）を受け取り、１０ビットのＶデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）（図８で説明した画素データ信号４２の一例）に画素フォーマット変換する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、ＹＵＶ４２２データ１５２が図１０（Ａ）〜図１０（Ｄ）に示したいずれのフォーマットであるかを特定するための情報があらかじめ設定されており、ＹＵＶフォーマット変換回路１８０はその設定情報に基づいて画素フォーマット変換処理を行う。
【０１４３】
選択回路１９０は、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組又はＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組のいずれか一方の組を選択し、１０ビットのＲ又はＶのデータ（以下、「ＲＶデータ」という）１９１ａ（RV[9:0]）、Ｇ又はＹのデータ（以下、「ＧＹデータ」という）１９１ｂ（GY[9:0]）、Ｂ又はＵのデータ（以下、「ＢＵデータ」という）１９１ｃ（BU[9:0]）として出力する処理を行う。後述するように、フォーマット変換設定レジスター１３１には、入力された画素データがＲＧＢデータかＹＵＶ４２２データかを特定するための情報があらかじめ設定されており、選択回路１９０はその設定情報に基づいて選択処理を行う。
【０１４４】
色変換回路１２０は、第１実施形態で説明した前出の変換式に従い、選択回路１９０が出力する１０ビットのＲＶデータ１９１ａ、ＧＹデータ１９１ｂ、ＢＵデータ１９１ｃを１０ビットのＹデータ１２１ａ、Ｕデータ１２１ｂ、Ｖデータ１２１ｃに変換する処理を行う。
【０１４５】
第２実施形態におけるその他の構成については、第１実施形態と同様であるため説明を省略する。
【０１４６】
図１１は、ＹＵＶフォーマット変換回路１８０の具体的な構成の一例について説明するための図である。
【０１４７】
第２実施形態では、フォーマット変換設定レジスター１３１には、第１実施形態で説明したＭＳＢ指定情報１３１ａ、Ｒ位置指定情報１３１ｂ、Ｇ位置指定情報１３１ｃ、Ｂ位置指定情報１３１ｄ、ＲＧＢ５６５選択情報１３１ｅに加えて、ＹＵＶ４２２位置選択情報１３１ｆ及び画素フォーマット選択情報１３１ｇが設定されている。
【０１４８】
ＹＵＶ４２２位置選択情報１３１ｆは、ＹＵＶ４２２データ１５２に含まれる各画素データがＵＹＶＹフォーマット、ＶＹＵＹフォーマット、ＹＵＹＶフォーマット、ＹＶＹＵフォーマットのいずれであるかを選択するための情報である。例えば、ＹＵＶ４２２位置選択情報１３１ｆとして”００”、”０１”、”１０”、”１１”を設定することで、それぞれＵＹＶＹフォーマット、ＶＹＵＹフォーマット、ＹＵＹＶフォーマット、ＹＶＹＵフォーマットが選択される。
【０１４９】
画素フォーマット選択情報１３１ｇは、汎用バス２００を介して転送される画素データがＲＧＢデータかＹＵＶ４２２データかを選択するための情報である。例えば、画素フォーマット選択情報１３１ｇとして”０”又は”１”を設定することで、それぞれＲＧＢデータ又はＹＵＶ４２２データが選択される。
【０１５０】
ＹＵＶフォーマット変換回路１８０は、Ｙ０選択タイミング生成回路１８２、選択回路１８４ａ、１８４ｂ、１８４ｃ、ビット拡張回路１８６ａ、１８６ｂ、１８６ｃを含んで構成されている。そして、ＹＵＶフォーマット変換回路１８０は、ＹＵＶ４２２位置選択情報１３１ｆに基づいて処理を行う。
【０１５１】
Ｙ０選択タイミング生成回路１８２は、選択回路１８４ｂにＹＵＶ４２２データ１５２における１画素目のＹデータ（Ｙ０）と２画素目のＹデータ（Ｙ１）のいずれを選択させるかを指示するためのＹ０選択信号１８３（Y0SEL）を生成する処理を行う。
【０１５２】
ＹＵＶ４２２データ１５２は、選択回路１８４ａ、１８４ｂ、１８４ｃに入力される。
【０１５３】
選択回路１８４ａ、１８４ｃは、ＹＵＶ４２２位置選択情報１３１ｆに応じて決まるＹＵＶ４２２データ１５２のビット位置からそれぞれ８ビットのＶデータ１８５ａ、Ｕデータ１８５ｃをそれぞれ取り出す処理を行う。
【０１５４】
また、選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ及びＹ０選択信号１８３に応じて決まるＹＵＶ４２２データ１５２のビット位置から８ビットのＹデータ１８５ｂを取り出す処理を行う。
【０１５５】
図１２に、選択回路１８４ａ、１８４ｂ、１８４ｃの選択論理の真理値表を示す。先に説明したように、ＹＵＶ４２２データ１５２は、ＹＵＶ４２２位置選択情報１３１ｆが”００”であればＵＹＶＹフォーマット、”０１”であればＶＹＵＹフォーマット、”１０”であればＹＵＹＶフォーマット、”１１”であればＹＶＹＵフォーマットである。
【０１５６】
従って、図１２に示すように、選択回路１８４ａは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”、”０１”、”１０”、”１１”の各ケースに対して、それぞれＹＵＶ４２２データ１５２のビット２３〜１６、ビット７〜０、ビット３１〜２４、ビット１５〜８を選択してＶデータ１８５ａとする。
【０１５７】
選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”又は”０１”であれば、Ｙ０選択信号１８３＝”１”の時はＹＵＶ４２２データ１５２のビット１５〜８を選択し、Ｙ０選択信号１８３＝”０”の時はＹＵＶ４２２データ１５２のビット３１〜２４を選択してＹデータ１８５ｂとする。また、選択回路１８４ｂは、ＹＵＶ４２２位置選択情報１３１ｆ＝”１０”又は”１１”であれば、Ｙ０選択信号１８３＝”１”の時はＹＵＶ４２２データ１５２のビット７〜０を選択し、Ｙ０選択信号１８３＝”０”の時はＹＵＶ４２２データ１５２のビット２３〜１６を選択してＹデータ１８５ｂとする。
【０１５８】
選択回路１８４ｃは、ＹＵＶ４２２位置選択情報１３１ｆ＝”００”、”０１”、”１０”、”１１”の各ケースに対して、それぞれＹＵＶ４２２データ１５２のビット７〜０、ビット２３〜１６、ビット１５〜８、ビット３１〜２４を選択してＵデータ１８５ｃとする。
【０１５９】
このように、ＹＵＶ４２２位置選択情報１３１ｆにより、ＹＵＶ４２２データにおけるＹデータ、Ｕデータ、Ｖデータの配置を特定することができる。すなわち、ＹＵＶ４２２位置選択情報１３１ｆは、図８で説明した第５の設定情報３５として機能する。
【０１６０】
図１１に戻り、Ｖデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃは、それぞれビット拡張回路１８６ａ、１８６ｂ、１８６ｃに入力される。
【０１６１】
ビット拡張回路１８６ａ、１８６ｂ、１８６ｃは、それぞれ８ビットのＶデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃをビット拡張して１０ビットのＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃを生成する処理を行う。
【０１６２】
具体的には、図１３に示すように、ビット拡張回路１８６ａは、Ｖデータ１８１ａのビット９〜２にＶデータ１８５ａのビット７〜０をコピーするとともに、Ｖデータ１８１ａのビット１〜０にＶデータ１８５ａのビット７〜６をコピーする処理を行う。
【０１６３】
同様に、ビット拡張回路１８６ｂは、Ｙデータ１８１ｂのビット９〜２にＹデータ１８５ｂのビット７〜０をコピーするとともに、Ｙデータ１８１ｂのビット１〜０にＹデータ１８５ｂのビット７〜６をコピーする処理を行う。
【０１６４】
同様に、ビット拡張回路１８６ｃは、Ｕデータ１８１ｃのビット９〜２にＵデータ１８５ｃのビット７〜０をコピーするとともに、Ｕデータ１８１ｃのビット１〜０にＵデータ１８５ｃのビット７〜６をコピーする処理を行う。
【０１６５】
図１３に示したようにビット拡張すれば、８ビットのＶデータ１８５ａが最大値（”１１１１１１１１”）である場合、１０ビットのＶデータ１８１ａも最大値（”１１１１１１１１１１”）になる。また、８ビットのＶデータ１８５ａが最小値（”００００００００”）である場合、１０ビットのＶデータ１８１ａも最小値（”００００００００００”）になる。従って、１０ビットのレンジ（”００００００００００”〜”１１１１１１１１１１”）を最大限有効に利用することができるので、ビット拡張に伴ってＶデータ１８１ａに生じる誤差を最小にすることができる。
【０１６６】
同様の理由により、ビット拡張に伴ってＹデータ１８１ｂやＵデータ１８１ｃに生じる誤差も最小にすることができる。
【０１６７】
選択回路１９０は、画素フォーマット選択情報１３１ｇ＝”０”であればＲデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組を選択し、画素フォーマット選択情報１３１ｇ＝”１”であればＹデータ１８１ａ、Ｕデータ１８１ｂ、Ｖデータ１８１ｃの組を選択してＲＶデータ１９１ａ、ＧＹデータ１９１ｂ、ＢＵデータ１９１ｃとする。
【０１６８】
このように、画素フォーマット選択情報１３１ｇにより、汎用バス２００を介して転送される画素データの画素フォーマット（ＲＧＢかＹＵＶ４２２のいずれか）を特定することができる。すなわち、画素フォーマット選択情報１３１ｇは、図８で説明した第４の設定情報３４として機能する。
【０１６９】
図１４は、データ処理回路１００Ｂの動作タイミングの一例を示すタイミングチャートである。図１４は、汎用バス２００を介してＹＵＶ４２２データが入力される場合のデータ処理回路１００Ｂの動作タイミングの一例を示している。なお、汎用バス２００を介してＲＧＢデータが入力される場合のデータ処理回路１００Ｂの動作タイミングは図７と同じであるので説明を省略する。
【０１７０】
時刻ｔ１〜ｔ２において、タイミング生成回路１７０により、クロック信号（CLK）に同期して画像処理回路３１０に垂直同期信号３０１（VS）が送信される。
【０１７１】
所定時間経過後の時刻ｔ３において、ＣＰＵ２１０等がセレクト信号２０３ｂ（HSEL2）、ライト信号２０４ｂ（HWRITE2）、レディー入力信号２０５ｂ（HRDYIN2）をローレベルからハイレベルに遷移させるとともに、汎用バス２００を介して、ＦＩＦＯメモリー１５０のアドレス（００００００００Ｈ）を示すアドレスデータ２０１ｂ（HAD2[31:0]）をデータ処理回路１００Ｂに送信する。
【０１７２】
また、時刻ｔ４以降、ＣＰＵ２１０等は、１クロックサイクルごとにレディー入力信号２０５ｂ（HRDYIN2）の極性を反転させるとともに、２クロックサイクルごとに２画素分のＹＵＶ４２２データを含むライトデータ２０２ｂ（HWD2[31:0]）をデータ処理回路１００Ｂに送信する。ここで、ＣＰＵ２１０等から送信されるＹＵＶ４２２データは、ＵＹＶＹフォーマットであるものとする。
【０１７３】
バスインターフェース回路１４０ｂは、セレクト信号２０３ｂ（HSEL2）とレディー入力信号２０５ｂ（HRDYIN2）がともにハイレベルの時（時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ９〜ｔ１０、・・・）のアドレスデータ２０１ｂ（HAD2[31:0]）により指定されるアドレス（すべてＦＩＦＯメモリー１５０のアドレス００００００００Ｈである）に、その次のクロックサイクル（時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、時刻ｔ１０〜ｔ１１、・・・）のライトデータ２０２ｂ（HWD2[31:0]）を書き込む。
【０１７４】
時刻ｔ４〜ｔ６において、ライトデータ２０２ｂ（HWD2[31:0]）には１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）が含まれており、時刻ｔ５において、ＦＩＦＯメモリー１５０の先頭のバッファーに１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）が書き込まれる。その結果、時刻ｔ５〜ｔ６において、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット３１〜２４、ビット２３〜１６、ビット１５〜８、ビット７〜０がそれぞれｙ１、ｖ０、ｙ０、ｕ０になる。
【０１７５】
時刻ｔ５〜ｔ７において、ＹＵＶフォーマット変換回路１８０により、１画素目と２画素目のＶ、Ｙ、Ｕの各データ（ｖ０’，ｙ０’，ｕ０’）と（ｖ０’，ｙ１’，ｕ０’）が順に生成される。
【０１７６】
より詳細には、時刻ｔ５〜ｔ７において、選択回路１８４ａにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット２３〜１６が選択されてＶデータ１８５ａがｖ０になり、選択回路１８４ｃにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット７〜０が選択されてＵデータ１８５ｃがｕ０になる。
【０１７７】
また、時刻ｔ５〜ｔ６ではＹ０選択信号１８３（Y0SEL）がハイレベルとなり、選択回路１８４ｂにより、ＹＵＶ４２２データ１５２（YUV422[31:0]）のビット１５〜８が選択されてＹデータ１８５ｂがｙ０になる。一方、時刻ｔ６〜ｔ７ではＹ０選択信号１８３（Y0SEL）がローレベルとなり、選択回路１８４ｂにより、ＹＵＶ４２２データ１５２（YU V422[31:0]）のビット３１〜２４が選択されてＹデータ１８５ｂがｙ１になる。
【０１７８】
そして、Ｖデータ１８５ａ、Ｙデータ１８５ｂ、Ｕデータ１８５ｃは、それぞれビット拡張回路１１６ａ、１１６ｂ、１１６ｃにより１０ビットにビット拡張され、Ｖデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）は、時刻ｔ５〜ｔ６ではそれぞれｖ０’、ｙ０’、ｕ０’になり、時刻ｔ６〜ｔ７ではそれぞれｖ０’、ｙ１’、ｕ０’になる。
【０１７９】
さらに、選択回路１９０により、Ｖデータ１８１ａ（V[9:0]）、Ｙデータ１８１ｂ（Y[9:0]）、Ｕデータ１８１ｃ（U[9:0]）が選択され、ＲＶデータ１９１ａ（RV[9:0]）、ＧＹデータ１９１ｂ（GY[9:0]）、ＢＵデータ１９１ｃ（BU[9:0]）は、時刻ｔ５〜ｔ６ではそれぞれｖ０’、ｙ０’、ｕ０’になり、時刻ｔ６〜ｔ７ではそれぞれｖ０’、ｙ１’、ｕ０’になる。
【０１８０】
時刻ｔ６〜ｔ８において、色変換回路１２０により、１画素目（ｖ０’，ｙ０’，ｕ０’）と２画素目（ｖ０’，ｙ１’，ｕ０’）が順にＹ、Ｕ、Ｖに変換される。その結果、Ｙデータ１２１ａ（Y[9:0]）、Ｕデータ１２１ｂ（U[9:0]）、Ｖデータ１２１ｃ（V[9:0]）は、時刻ｔ６〜ｔ７では１画素目のＹ、Ｕ、Ｖの各データ（Ｙ０，Ｕ０，Ｖ０）になり、時刻ｔ７〜ｔ８では２画素目のＹ、Ｕ、Ｖの各データ（Ｙ１，Ｕ１，Ｖ１）になる。
【０１８１】
そして、時刻ｔ７において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ０、Ｕ０、Ｖ０が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１８２】
また、時刻ｔ８において、ＦＩＦＯメモリー１６０の先頭バッファーのビット２９〜２０（YUV[29:20]）、ビット１９〜１０（YUV[19:10]）、ビット９〜０（YUV[9:0]）にそれぞれＹ１、Ｕ１、Ｖ１が書き込まれ、クロック信号（CLK）に同期してデータイネーブル信号３０３（DE）とともに画像処理回路３１０に送信される。
【０１８３】
３画素目と４画素目のＹＵＶ４２２データ（ｙ３，ｖ１，ｙ２，ｕ１）、５画素目と６画素目のＹＵＶ４２２データ（ｙ５，ｖ２，ｙ４，ｕ２）、７画素目と８画素目のＹＵＶ４２２データ（ｙ７，ｖ３，ｙ６，ｕ３）、・・・についても、１画素目と２画素目のＹＵＶ４２２データ（ｙ１，ｖ０，ｙ０，ｕ０）と同様にそれぞれＹＵＶデータへの変換処理が行われて画像処理回路３１０に送信される。
【０１８４】
なお、必要であれば、タイミング生成回路１７０により、時刻ｔ５〜ｔ６において、クロック信号（CLK）に同期して画像処理回路３１０に水平同期信号３０２（HS）が送信されるようにしてもよい。
【０１８５】
以上、説明したように、第２実施形態のデータ処理回路１００Ｂによれば、汎用バス２００を介して転送されるＲＧＢデータやＹＵＶデータに対して画素フォーマット変換と色変換を施し、ビデオバス３００を介して転送されるＹＵＶデータに変換するので、ＣＰＵ２１０であらかじめ画素フォーマット変換や色変換を行う必要がない。そのため、ＣＰＵ２１０の負荷やメモリー資源を低減することができる。
【０１８６】
また、第２実施形態のデータ処理回路１００Ｂによれば、第１実施形態のデータ処理回路１００Ａが奏する効果に加えて、以下のような効果も奏することができる。
【０１８７】
まず、ＹＵＶ４２２位置選択情報１３１ｆにより、ＹＵＶ４２２データがＵＹＶＹ、ＶＹＵＹ、ＹＵＹＶ、ＹＶＹＵのいずれのフォーマットであるかを特定することができる。そのため、汎用バス２００を介して転送されるＹＵＶ４２２データがＵＹＶＹ、ＶＹＵＹ、ＹＵＹＶ、ＹＶＹＵのいずれのフォーマットであっても、当該フォーマットに応じてあらかじめＹＵＶ４２２位置選択情報１３１ｆを変更することにより、ＹＵＶ４２２データからＶ、Ｙ、Ｕのデータを取り出して１０ビットのＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃに画素フォーマット変換することができる。
【０１８８】
さらに、画素フォーマット選択情報１３１ｇにより、選択回路１９０に、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組とＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組のいずれを選択させるかを制御することができる。そのため、汎用バス２００を介して転送される画素データの画素フォーマットに応じてあらかじめ画素フォーマット選択情報１３１ｇを変更することにより、Ｒデータ１１１ａ、Ｇデータ１１１ｂ、Ｂデータ１１１ｃの組とＶデータ１８１ａ、Ｙデータ１８１ｂ、Ｕデータ１８１ｃの組を選択して色変換処理を行うことができる。
【０１８９】
従って、第２実施形態のデータ処理回路１００Ｂによれば、第１実施形態のデータ処理回路１００Ａよりもさらに柔軟性の高い画素フォーマット変換処理と色変換処理を実現することができる。
【０１９０】
２．集積回路装置、電子機器
図１５は、本実施形態の電子機器の一例としてのプロジェクターの構成を示すブロック図である。
【０１９１】
プロジェクター４００は、画像処理装置５００、照明光学系６１０、液晶パネル６２０、投写光学系６３０を備えている。照明光学系６１０から照射された照明光が液晶パネル６２０を透過して画像を表す画像光に変調される。画像光が投写光学系６３０によりスクリーン７００上に投写されることにより、スクリーン７００上に画像が表示される。
【０１９２】
画像処理装置５００は、データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＣＰＵ５４０、ＲＯＭ５５０、ＲＡＭ５６０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０等のブロックを備えており、これらのブロックが１つの半導体チップ上に集積された集積回路装置（ＩＣ：Integrated Circuit）として実現されている。
【０１９３】
データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＣＰＵ５４０、ＲＯＭ５５０、ＲＡＭ５６０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０は、汎用バス５９０に接続されており、共通のクロック信号（図示省略）に同期して互いに通信可能になっている。
【０１９４】
汎用バス５９０は、ＩＣ内部で各種ブロックを接続するために使われるいわゆる「オンチップ・バス」であり、例えば、ＡＭＢＡ（登録商標）規格で定められたＡＨＢ（Advanced High-Performance Bus）が用いられる。汎用バス５９０は、様々なビットデータの伝送が可能な汎用的なバスであり、ＡＭＢＡ（登録商標）規格などにより定められたプロトコルに従って双方向通信が可能である。
【０１９５】
ＣＰＵ５４０は、ＲＯＭ５５０に格納された制御プログラムを実行して、画像処理装置５００全体、例えば、データ処理回路５１０、画像処理回路５２０、液晶パネル駆動回路５３０、ＵＳＢコントローラー５７０、ＤＭＡコントローラー５８０の制御を行う。また、ＣＰＵ５４０は、ＲＯＭ５５０やＲＡＭ５６０に格納された画像データを、汎用バス５９０を介してデータ処理回路５１０に送信する処理を行う。
【０１９６】
ＲＡＭ５６０は、ＣＰＵ５４０や画像処理回路５２０による演算結果や画像データを一時的に記憶するためなどに用いられる。
【０１９７】
ＵＳＢコントローラー５７０は、図示しないＤＶＤプレーヤやパソコンなどからＵＳＢケーブルを介して入力された画像データを取得し、取得した画像データを、汎用バス５９０を介して、ＲＡＭ５６０に書き込み、又はデータ処理回路５１０に送信する処理を行う。
【０１９８】
ＤＭＡコントローラー５８０は、ＲＯＭ５５０やＲＡＭ５６０に格納された画像データを、汎用バス５９０を介してデータ処理回路５１０に送信する処理を行う。従って、例えば、データ処理回路５１０に大量の画像データを送信する必要があるような場合、ＣＰＵ５４０は、ＤＭＡコントローラー５８０に制御データ（各種制御レジスターの設定値等）を送信し、必要な画像データの送信処理をＤＭＡコントローラーに任せることができる。こうすることにより、ＣＰＵ５４０の負荷が低減される。
【０１９９】
一方、データ処理回路５１０と画像処理回路５２０、画像処理回路５２０と液晶パネル駆動回路５３０は、それぞれビデオバス５１２、５２２によって接続されている。ビデオバス５１２、５２２は、デジタルの画像データを伝送するための専用バスであり、汎用バス５９０とは異なるプロトコルに従って一方向通信を行う。画像データは、例えば、動画像や静止画像の各フレームの先頭を表す１ビットの垂直同期信号、各画素の情報を表す複数ビット（例えば１０ビット）の画素データ、画素データが有効であるタイミングを表す１ビットのデータイネーブル信号により構成される。
【０２００】
データ処理回路５１０は、図１〜図１４で説明したデータ処理回路で実現され、汎用バス５９０を介して画素データを受け取り、受け取った画素データに対して画素フォーマット変換処理や色変換処理を行う。そして、データ処理回路５１０は、ビデオバス５１２を介して、画像処理回路５２０に、各フレームの先頭で垂直同期信号を送信した後、１フレーム分の画素データ（画素フォーマット変換処理や色変換処理がされた画素データ）をデータイネーブル信号とともに送信する処理を行う。
【０２０１】
画像処理回路５２０は、ビデオバス５１２を介してデータ処理回路５１０から垂直同期信号を受信することにより新たなフレームの画素データが送信されてくることを認識する。そして、画像処理回路５２０は、データイネーブル信号が有効である時の画素データを取得し、当該画像データが表す画像を調整する画像処理を行い、画像処理後の画像データを、ビデオバス５２２を介して液晶パネル駆動回路５３０に送信する処理を行う。ビデオバス５２２を介して送信される画像データの仕様は、ビデオバス５１２を介して送信される画像データの仕様と同じである。
【０２０２】
画像処理回路５２０による画像処理には、例えば、輝度、コントラスト、色合い等の調整処理、台形歪みなどの画像の歪みを補正する処理、各種設定項目を画面に表示するためのいわゆるＯＳＤ（on-screen display）処理が含まれる。画像処理回路５２０は、汎用バス５９０を介して制御データ（各種制御レジスターの設定値等）を受け取り、制御データに従って各種の画像処理を実行する。
【０２０３】
液晶パネル駆動回路５３０は、画像処理回路５２０からビデオバス５２２を介して送信された画像データに基づいて、液晶パネル６２０を駆動する。この結果、液晶パネル６２０に画像データが表す画像が形成され、スクリーン７００上に所望の画像が投写されることになる。
【０２０４】
本実施形態のプロジェクター４００において、画像処理装置５００に含まれるデータ処理回路５１０を図１〜図１４で説明したデータ処理回路で実現することにより、ＣＰＵ５４０で画素フォーマット変換や色変換を行う必要がなくなり、ＣＰＵ５１０の負荷やメモリー資源を低減することができる。
【０２０５】
なお、本実施形態を利用できる電子機器としては、プロジェクター以外にも、携帯電話、携帯型ゲーム装置、パーソナルコンピューター、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、ワードプロセッサー、ビューファインダー型又はモニター直視型のビデオテープレコーダー、カーナビゲーション装置等の種々の電子機器を考えることができる。
【０２０６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０２０８】
１Ａ データ処理回路、１Ｂ データ処理回路、２ 第１のバス、２ａ 第１の画素データ信号、３ 第２のバス、３ａ 第２の画素データ信号、１０ 第１のフォーマット変換部、１２ 画素データ信号、２０ 色変換部、２２ 画素データ信号、３０ レジスター部、３１ 第１の設定情報、３２ 第２の設定情報、３３ 第３の設定情報、３４ 第４の設定情報、３５ 第５の設定情報、４０ 第２のフォーマット変換部、４２ 画素データ信号、５０ 画素データ選択部、５２ 画素データ信号、１００Ａ データ処理回路、１００Ｂ データ処理回路、１１０ ＲＧＢフォーマット変換回路、１１１ａ Ｒデータ、１１１ｂ Ｇデータ、１１１ｃ Ｂデータ、１１２ バレルシフター、１１３ ＲＧＢデータ、１１４ａ〜１１４ｃ 選択回路、１１５ａ Ｒデータ、１１５ｂ Ｇデータ、１１５ｃ Ｂデータ、１１６ａ〜１１６ｃ ビット拡張回路、１１８ ＲＧＢ選択回路、１１９ ＲＧＢデータ、１２０ 色変換回路、１２１ａ Ｙデータ、１２１ｂ Ｕデータ、１２１ｃ Ｖデータ、１３０ レジスターブロック、１３１ フォーマット変換設定レジスター、１３１ａ ＭＳＢ指定情報、１３１ｂ Ｒ位置指定情報、１３１ｃ Ｇ位置指定情報、１３１ｄ Ｂ位置指定情報、１３１ｅ ＲＧＢ５６５選択情報、１３１ｆ ＹＵＶ４２２位置選択情報、１３１ｇ 画素フォーマット選択情報、１３２ 色変換設定レジスター、１４０ａ バスインターフェース回路、１４０ｂ バスインターフェース回路、１５０ ＦＩＦＯメモリー、１５１ ＲＧＢデータ、１５２ ＹＵＶ４２２データ、１６０ ＦＩＦＯメモリー、１７０ タイミング生成回路、１８０ ＹＵＶフォーマット変換回路、１８１ａ Ｖデータ、１８１ｂ Ｙデータ、１８１ｃ Ｕデータ、１８２ Ｙ０選択タイミング生成回路、１８３ Ｙ０選択信号、１８４ａ〜１８４ｃ 選択回路、１８５ａ Ｖデータ、１８５ｂ Ｙデータ、１８５ｃ Ｕデータ、１８６ａ〜１８６ｃ ビット拡張回路、１９０ 選択回路、１９１ａ ＲＶデータ、１９１ｂ ＧＹデータ、１９１ｃ ＢＵデータ、２００ 汎用バス、２０１ａ アドレスデータ、２０１ｂ アドレスデータ、２０２ａ ライトデータ、２０２ｂ ライトデータ、２０３ａ セレクト信号、２０３ｂ セレクト信号、２０４ａ ライト信号、２０４ｂ ライト信号、２０５ａ レディー入力信号、２０５ｂ レディー入力信号、２０６ａ レディー出力信号、２０６ｂ レディー出力信号、２０７ａ リードデータ、２１０ ＣＰＵ、２２０ ＤＭＡコントローラー、２３０ メモリー、３００ ビデオバス、３０１ 垂直同期信号、３０２ 水平同期信号、３０３ データイネーブル信号、３０４ ＹＵＶデータ、３０５ ビジー信号、３１０ 画像処理回路、４００ プロジェクター、５００ 画像処理装置、５１０ データ処理回路、５１２ ビデオバス、５２０ 画像処理回路、５２２ ビデオバス、５３０ 液晶パネル駆動回路、５４０ ＣＰＵ、５５０ ＲＯＭ、５６０ ＲＡＭ、５７０ ＵＳＢコントローラー、５８０ ＤＭＡコントローラー、５９０ 汎用バス、６１０ 照明光学系、６２０ 液晶パネル、６３０ 投写光学系、７００ スクリーン
【特許請求の範囲】
【請求項１】
第１のプロトコルに従う第１のバスを介して伝送される第１の画素データ信号を受け取り、第２のプロトコルに従う第２のバスを介して伝送される第２の画素データ信号に変換するデータ処理回路であって、
レジスター部と、
第１のフォーマット変換部と、
色変換部と、を含み、
前記第１の画素データ信号は、
所与の第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、
前記第２の画素データ信号は、
所与の第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有し、
前記レジスター部は、
前記第１の画素データ信号における前記複数の第１の画素要素データの並び順を特定するための第１の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第１の設定情報に基づいて、前記第１の画素データ信号から所与の基準ビットを先頭として前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第１の画素フォーマットの画素データ信号を生成し、
前記色変換部は、
前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記第１のフォーマット変換部が生成した前記画素データ信号を前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路。
【請求項２】
請求項１において、
前記レジスター部は、
前記第１の画素データ信号の前記基準ビットを特定するための第２の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第１の設定情報及び前記第２の設定情報に基づいて、前記第１の画素データ信号から前記複数の第１の画素要素データを取り出す、データ処理回路。
【請求項３】
請求項２において、
前記レジスター部は、
前記第１の画素データ信号の前記基準ビットが前記第１の画素要素データの一部であるか否かを特定するための第３の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第３の設定情報に基づいて、前記第１の画素要素データの一部として前記基準ビットを取り出すか否かを決定する、データ処理回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のフォーマット変換部は、
前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｍとした時、当該第１の画素要素データの各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、前記第１の画素フォーマットの画素データ信号を生成する、データ処理回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
第２のフォーマット変換部と、
画素データ選択部と、をさらに含み、
第１の画素データ信号は、複数の種類の画素フォーマットのうちのいずれかの画素フォーマットを有し、
前記レジスター部は、
前記第１の画素データ信号の画素フォーマットを特定するための第４の設定情報と、所定の画素フォーマットの前記第１の画素データ信号における前記複数の第１の画素要素データの配置を特定するための第５の設定情報を記憶し、
前記第２のフォーマット変換部は、
前記第５の設定情報に基づいて、前記所定の画素フォーマットの前記第１の画素データ信号から前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第２の画素フォーマットの画素データ信号を生成し、
前記画素データ選択部は、
前記第４の設定情報に基づいて、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号のいずれか一方を選択し、
前記色変換部は、
前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記画素データ選択部により選択された、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号を、前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路。
【請求項６】
請求項５において、
前記第２のフォーマット変換部は、
前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｊとした時、当該第１の画素要素データの各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、前記第２の画素フォーマットの画素データ信号を生成する、データ処理回路。
【請求項７】
請求項１乃至６のいずれかに記載のデータ処理回路を含む、集積回路装置。
【請求項８】
請求項７に記載の集積回路装置を含む、電子機器。
【請求項１】
第１のプロトコルに従う第１のバスを介して伝送される第１の画素データ信号を受け取り、第２のプロトコルに従う第２のバスを介して伝送される第２の画素データ信号に変換するデータ処理回路であって、
レジスター部と、
第１のフォーマット変換部と、
色変換部と、を含み、
前記第１の画素データ信号は、
所与の第１の色空間で定義される色情報を特定するための複数の第１の画素要素データを有し、
前記第２の画素データ信号は、
所与の第２の色空間で定義される色情報を特定するための複数の第２の画素要素データを有し、
前記レジスター部は、
前記第１の画素データ信号における前記複数の第１の画素要素データの並び順を特定するための第１の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第１の設定情報に基づいて、前記第１の画素データ信号から所与の基準ビットを先頭として前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第１の画素フォーマットの画素データ信号を生成し、
前記色変換部は、
前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記第１のフォーマット変換部が生成した前記画素データ信号を前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路。
【請求項２】
請求項１において、
前記レジスター部は、
前記第１の画素データ信号の前記基準ビットを特定するための第２の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第１の設定情報及び前記第２の設定情報に基づいて、前記第１の画素データ信号から前記複数の第１の画素要素データを取り出す、データ処理回路。
【請求項３】
請求項２において、
前記レジスター部は、
前記第１の画素データ信号の前記基準ビットが前記第１の画素要素データの一部であるか否かを特定するための第３の設定情報を記憶し、
前記第１のフォーマット変換部は、
前記第３の設定情報に基づいて、前記第１の画素要素データの一部として前記基準ビットを取り出すか否かを決定する、データ処理回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のフォーマット変換部は、
前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｍとした時、当該第１の画素要素データの各々について上位ｎビット（ｎ≦ｍ）を下位ｎビットに付加してｍ＋ｎビットにビット拡張し、前記第１の画素フォーマットの画素データ信号を生成する、データ処理回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
第２のフォーマット変換部と、
画素データ選択部と、をさらに含み、
第１の画素データ信号は、複数の種類の画素フォーマットのうちのいずれかの画素フォーマットを有し、
前記レジスター部は、
前記第１の画素データ信号の画素フォーマットを特定するための第４の設定情報と、所定の画素フォーマットの前記第１の画素データ信号における前記複数の第１の画素要素データの配置を特定するための第５の設定情報を記憶し、
前記第２のフォーマット変換部は、
前記第５の設定情報に基づいて、前記所定の画素フォーマットの前記第１の画素データ信号から前記複数の第１の画素要素データを取り出し、当該複数の第１の画素要素データを含む第２の画素フォーマットの画素データ信号を生成し、
前記画素データ選択部は、
前記第４の設定情報に基づいて、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号のいずれか一方を選択し、
前記色変換部は、
前記第１の色空間から前記第２の色空間への所与の変換式に従い、前記画素データ選択部により選択された、前記第１のフォーマット変換部が生成した前記画素データ信号又は前記第２のフォーマット変換部が生成した前記画素データ信号を、前記複数の第２の画素要素データを含む画素データ信号に変換する、データ処理回路。
【請求項６】
請求項５において、
前記第２のフォーマット変換部は、
前記第１の画素データ信号から取り出した前記複数の第１の画素要素データの各々のビット数をｊとした時、当該第１の画素要素データの各々について上位ｋビット（ｋ≦ｊ）を下位ｋビットに付加してｊ＋ｋビットにビット拡張し、前記第２の画素フォーマットの画素データ信号を生成する、データ処理回路。
【請求項７】
請求項１乃至６のいずれかに記載のデータ処理回路を含む、集積回路装置。
【請求項８】
請求項７に記載の集積回路装置を含む、電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−９７２７９（Ｐ２０１１−９７２７９Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２４８０２３（Ｐ２００９−２４８０２３）
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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