ネットワーク装置
【課題】伝送データをVCAT方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させる。
【解決手段】伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。
【解決手段】伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イーサネット(登録商標)のパケットデータ等の伝送データをSONET/SDH(Synchronous Optical NETwork/Synchronous Digital Hierarchy)等の階層デジタル同期網により伝送するために用いられるネットワーク装置に関する。
【背景技術】
【0002】
近年、インターネット等の爆発的普及によりイーササービスが非常に活発化してきており、通信事業者においては、いかに安く広範囲にサービスを提供できるかがポイントとなっている。また、一般的に通信事業者は、既設のネットワーク設備を極力有効活用してシステムを構築している。こうした背景により、従来から広く構築され信頼性の高いSONET/SDHの伝送網を利用してデータを伝送することが行われている。
【0003】
SONET/SDH伝送網によりイーサネットのパケットデータを伝送する方式は、イーサネットオーバSONET/SDH(Ethernet over SONET/SDH)方式として広く用いられており、そのマッピング方式としてVCAT(Virtual Concatenation)方式が一般的に用いられている(例えば、特許文献1参照。)。また、SONET/SDHでは、障害によるサービス中断を避けるため、現用系(Work)と予備系(Protect)による冗長構成がとられている。
【0004】
図1はクライアントのパケットデータをSONET/SDH伝送網により伝送する従来の装置構成例を示す図であり、プロテクション機能としてUPSR(Uni-directional Path Switched Ring)を想定している。なお、SONET/SDH伝送網を挟んだ送信側と受信側の構成のみを示しているが、実際のネットワーク装置では1台のネットワーク装置内に送信側と受信側の構成を有している。
【0005】
図1において、送信側では、クライアントからのパケットデータをクライアントデータ受信部111が受信し、SDHマッピング部112によりコンカチネーショングループ(Concatenation Group)にマッピングし、n個のパス(Path)に分割する。次いで、プロテクションスイッチ部113はディストリビュータ部により各パスのデータを現用系と予備系の2系統に分配し、インタフェース部114により多重化して現用系のSONET/SDH伝送網(Work)と予備系のSONET/SDH伝送網(Protect)に送信する。
【0006】
一方、受信側では、現用系のSONET/SDH伝送網(Work)と予備系のSONET/SDH伝送網(Protect)からのデータをインタフェース部121が受信し、現用系と予備系のそれぞれにつきパス毎のデータに復元する。次いで、プロテクションスイッチ部122はセレクタ部により現用系もしくは予備系のいずれかのパスを選択し、SDHデマッピング部123は各パスのデータをコンカチネーショングループとの対応を考慮して遅延差吸収メモリ(Differential Delay Memory)部124に格納する。そして、クライアントデータ送信部125は送信先のクライアントの速度で遅延差吸収メモリ部124からデータを読み出すことでパケットデータを再生してクライアントに送信する。
【0007】
ここで、遅延差吸収メモリ部124を設けているのは次の理由による。すなわち、VCAT方式では通常の連続コンカチネーション(Contiguous Concatenation)と違い、主信号データをコンカチネーショングループを構成する各パスに分離して伝送し、SONET/SDH伝送網上では各パスを個別のパスとして扱うため、各パスが同じルートで伝送される保障はない。そのため、ルートの違いにより各パスの伝送遅延時間に差分(遅延差:Differential Delay)が生じる場合がある。遅延差吸収メモリ部124は各パスのデータをバッファリングすることで遅く到達するパスのデータを待ち合わせ、パケットデータの再組立を可能にする。吸収できる遅延差は遅延差吸収メモリ部124の容量によって決まり、遅延差吸収メモリ部124の容量により適用できるネットワーク範囲に制限が生じる。各パス間に遅延差吸収メモリ部124で吸収しきれない遅延差が生じた場合、そのコンカチネーショングループの信号は再組立できなくなり、信号疎通しなくなることになる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2002−232380号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
上述したように、パケットデータ等の伝送データをVCAT方式によりSONET/SDH伝送網に伝送する場合には各パス間の遅延差が問題となる。特に、冗長構成をとる場合におけるパス間の遅延差が発生する最も大きな要因として、各スイッチの選択経路の違いによる伝送経路の違いが挙げられる。そのため、従来のネットワーク装置では、伝送路の冗長構成のネットワークを構成する場合、最もパス間の遅延差が大きくなる各スイッチの選択経路の組み合わせにおいて、遅延差吸収メモリ部の容量を超えないようにネットワークを構成する必要がある。
【0010】
図2はパススイッチにより遅延差が増大する例を示す図であり、SONET/SDH伝送網(Work)が約1ms、SONET/SDH伝送網(Protect)が約100msの伝送遅延をもっているネットワークとしている。これは、図3に示すUPSRリングにおけるネットワーク装置NE#1とネットワーク装置NE#6に着目した場合、隣接するルート#1が現用系、他のネットワーク装置を経由するルート#2が予備系である場合に対応する。
【0011】
図2において、コンカチネーショングループを構成するPath#1〜#nの全てのパスがSONET/SDH伝送網(Work)を伝送経路としている場合、パス間の遅延差はほとんどない。しかし、何らかの要因で1つのPath#nにて経路切替が発生した場合には、遅延差吸収メモリ部124で100msの遅延差を吸収する必要があり、10Gbpsのコンカチネーショングループであれば100msで1Gbitのメモリ容量が必要になる。
【0012】
また、ネットワーク装置設置後の中継装置等の増設・更新では遅延時間の変化に注意する必要がある。意識せずに予備系の伝送遅延が増大する変更を実施した場合、実際にプロテクションスイッチが実施された時に信号が疎通しなくなる可能性がある。
【0013】
このようにVCAT方式を採用したネットワーク装置では選択経路の最悪条件での遅延差を吸収できる容量のメモリを装置に搭載することが要求されるが、主信号の伝送容量に対応するためには高速・大容量のメモリが必要であり、コストを始め消費電力、物理サイズの面で無視できない。また、コンカチネーショングループのパス全てを常に同一の伝送路内にマッピングすることでパス間の遅延差は発生しなくなるため、このような問題は回避できるが、回線の利用効率に制限を与えることになる。このように、これらの問題はネットワーク装置およびネットワークの設計に制限を与えている。
【0014】
上記の従来の問題点に鑑み、パケットデータ等の伝送データをVCAT方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることのできるネットワーク装置を提供することを目的とする。
【課題を解決するための手段】
【0015】
このネットワーク装置の一実施態様では、伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。
【発明の効果】
【0016】
開示のネットワーク装置にあっては、パケットデータ等の伝送データをVCAT方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、パス間の遅延差を最適化するため、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることができる。
【図面の簡単な説明】
【0017】
【図1】クライアントのパケットデータをSONET/SDH伝送網により伝送する従来の装置構成例を示す図である。
【図2】パススイッチにより遅延差が増大する例を示す図である。
【図3】SONET/SDH UPSRリングの例を示す図である。
【図4】第1の実施形態にかかるネットワーク装置の構成例を示す図である。
【図5】POH内のH4Byte情報を示す図である。
【図6】メモリ判定の例を示す図である。
【図7】切替優先判定の例を示す図である。
【図8】第2の実施形態にかかるネットワーク装置の構成例を示す図である。
【図9】第3の実施形態にかかるネットワーク装置の構成例を示す図である。
【図10】SONET/SDH UPSRリングのインターコネクト接続の例を示す図である。
【図11】第4の実施形態にかかるネットワーク装置の構成例を示す図(その1)である。
【図12】リングインターコネクト対応時のスイッチリクエストのH4Byteへのアサイン例を示す図である。
【図13】第4の実施形態にかかるネットワーク装置の構成例を示す図(その2)である。
【図14】第5の実施形態にかかるネットワーク装置の構成例を示す図である。
【発明を実施するための形態】
【0018】
以下、本発明の好適な実施形態につき説明する。
【0019】
<第1の実施形態>
図4は第1の実施形態にかかるネットワーク装置の構成例を示す図である。ネットワーク構成としては、図3に示したようなUPSRリングを想定している。
【0020】
図4において、ネットワーク装置1は、クライアントインタフェース部2とプロテクションスイッチ部3とインタフェース部4W、4Pと、スイッチコントロール部5とを備えている。クライアントインタフェース部2は、クライアント(図示せず)との間でイーサネット等のパケットデータの送受信を行い、プロテクションスイッチ部3との間でコンカチネーショングループを構成するn個のパスのデータを入出力する。プロテクションスイッチ部3は、クライアントインタフェース部2から入力したn個のパスのデータを現用系と予備系に分配してインタフェース部4W、4Pに出力するとともに、インタフェース部4W、4Pから入力したn個のパスのデータにつきそれぞれ現用系と予備系を選択してクライアントインタフェース部2に出力する。インタフェース部4W、4Pは、それぞれ現用系および予備系のSONET/SDH伝送網との間でSHDフレームの送受信を行い、プロテクションスイッチ部3から入力したn個のパスのデータを多重化(Multiplexing)することにより1〜m個のSDHフレームを生成してSONET/SDH伝送網に出力し、SONET/SDH伝送網から入力したSDHフレームを復元(De-Multiplexing)してプロテクションスイッチ部3に出力する。スイッチコントロール部5は、インタフェース部4W、4Pで検出されるパスアラーム(PATH ALM)等に基づいてプロテクションスイッチ部3を制御する。
【0021】
クライアントインタフェース部2は、クライアントデータ受信部21とSDHマッピング部22とSDHデマッピング部23とクライアントデータ送信部24とメモリ判定部25とを備えている。クライアントデータ受信部21は、クライアントからパケットデータの受信を行い、SDHマッピング部22に出力する。SDHマッピング部22は、クライアントデータ受信部21により受信したパケットデータをVCATのコンカチネーショングループ(VCx−nV)にマッピングしてn個のパス(VCx)に分割する。SDHデマッピング部23は、プロテクションスイッチ部3から入力したn個のパス(VCx)のデータをコンカチネーショングループ(VCx−nV)との対応に従って再組立する。
【0022】
SDHデマッピング部23は、POH位相検出部231と遅延差吸収メモリ部232とを備えている。POH位相検出部231は、プロテクションスイッチ部3から入力したn個のパス(VCx)のデータのPOH(Path Over Head)のマルチフレームナンバ(Multi Frame Number)の変化タイミングから各パスのデータの位相を検出する。図5はPOH内のH4Byte情報を示す図であり、4bitのMFI1(H4bitsのbit5〜bit8)と8bitのMFI2(MFI1=0のbit1〜4とMFI=1のbit1〜4)を合体させた12bitがマルチフレームナンバとなる。
【0023】
図4に戻り、遅延差吸収メモリ部232は、POH位相検出部231を介してプロテクションスイッチ部3から入力したn個のパス(VCx)のデータをコンカチネーショングループ(VCx−nV)との対応の順序に従ってバッファリングし、各パスの遅延差を吸収する。
【0024】
クライアントデータ送信部24は、SDHデマッピング部23の遅延差吸収メモリ部232で各パスのデータの待ち合わせを行って各パスを同位相にした上でクライアントの速度でデータを読み出し、再生したパケットデータをクライアントに送信する。メモリ判定部25は、SDHデマッピング部23のPOH位相検出部231の位相検出結果から遅延差吸収メモリ部232で吸収しきれないパスを判定し、判定結果に基づいてスイッチリクエスト(Switch Request)をスイッチコントロール部5に出力する。
【0025】
プロテクションスイッチ部3は、ディストリビュータ部31とセレクタ部32とを備えている。ディストリビュータ部31は、クライアントインタフェース部2から入力したn個のパス(VCx)のデータを現用系と予備系に分配し、インタフェース部4W、4Pに出力する。セレクタ部32は、インタフェース部4Wから入力したn個のパス(VCx)のデータとインタフェース部4Pから入力したn個のパス(VCx)のデータに対し、スイッチコントロール部5からの制御に従ってパス単位にいずれかを選択し、クライアントインタフェース部2に出力する。
【0026】
インタフェース部4Wは、SDHマルチプレクサ部41WとSDHデマルチプレクサ部42Wとを備えている。SDHマルチプレクサ部41Wは、プロテクションスイッチ部3のディストリビュータ部31から入力したn個のパス(VCx)のデータを多重化して1〜m個のSDHフレームを生成し、現用系のSONET/SDH伝送網(Work)に送信する。SDHデマルチプレクサ部42Wは、現用系のSONET/SDH伝送網(Work)から入力した1〜m個のSDHフレームを復元してn個のパス(VCx)のデータとし、プロテクションスイッチ部3のセレクタ部32に出力する。
【0027】
インタフェース部4Pは、SDHマルチプレクサ部41PとSDHデマルチプレクサ部42Pとを備えている。SDHマルチプレクサ部41Pは、プロテクションスイッチ部3のディストリビュータ部31から入力したn個のパス(VCx)のデータを多重化し、予備系のSONET/SDH伝送網(Protect)に送信する。SDHデマルチプレクサ部42Pは、予備系のSONET/SDH伝送網(Protect)から入力したデータを復元してn個のパス(VCx)のデータとし、プロテクションスイッチ部3のセレクタ部32に出力する。
【0028】
スイッチコントロール部5は、遅延差判定部51とスイッチ判定部52とを備えている。遅延差判定部51は、インタフェース部4WのSDHデマルチプレクサ部42Wおよびインタフェース部4PのSDHデマルチプレクサ部42Pからマルチフレームナンバ(図5)を取得し、対応する各パスにおいて現用系と予備系でどちらのマルチフレームナンバが先に変化しているかにより、どちらの位相が早いかを判定し、判定結果をスイッチ判定部52に出力する。なお、クライアントインタフェース部2のメモリ判定部25ではプロテクションスイッチ部3で選択された後の各パスの位相を監視対象とするが、遅延差判定部51ではプロテクションスイッチ部3で選択される前の現用系と予備系の各パスを監視対象としている。
【0029】
スイッチ判定部52は、インタフェース部4W、4Pからのパスアラームに基づく通常のプロテクトスイッチの実施としてプロテクションスイッチ部3を制御するほか、クライアントインタフェース部2のメモリ判定部25からのスイッチリクエストに応じ、遅延差判定部51の判定結果およびインタフェース部4W、4Pからのパスアラーム等の状況をみてプロテクションスイッチ部3を制御する。
【0030】
以下、通常の運用状態から何れかのプロテクションスイッチが動作して遅延差吸収メモリ部232のメモリ容量を超える遅延差が発生した場合における動作を説明する。
【0031】
クライアントインタフェース部2のメモリ判定部25は、通常の運用状態において遅延差吸収メモリ部232のメモリ容量を超える遅延差が発生していないか否かの判定動作を行う。メモリ判定部25での位相判定は2つの基準で実施され、一つは最小遅延基準判定、もう一つは最大遅延基準判定である。最小遅延基準判定は、マルチフレームナンバの変化タイミングが最も早いパスのタイミングから、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延減少要と判定される。最大遅延基準判定は、マルチフレームナンバの変化タイミングが最も遅いパスのタイミングから、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延増大要と判定される。
【0032】
図6はメモリ判定の例を示す図である。最小遅延基準判定ではマルチフレームナンバ「n」となるタイミングを見ることで、Path#2、Path#1、Path#3がメモリ容量で吸収可能な位相範囲内に収まり、Path#4が収まらないと判定される。また、最大遅延基準判定では同様にマルチフレームナンバ「n」となるタイミングを見ることで、Path#4、Path#3がメモリ容量で吸収可能な位相範囲内に収まり、Path#1とPath#2が収まらないと判定される。なお、図6では固定的なマルチフレームナンバ「n」にて位相判定を実施しているが、固定的なマルチフレームナンバにて判定する必要はなく、同一タイミングでの各パスのマルチフレームナンバの値の差によって判定することも可能である。
【0033】
図4に戻り、クライアントインタフェース部2のメモリ判定部25は、最初に最小遅延基準判定か最大遅延基準判定のいずれかを行い、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行った場合、スイッチコントロール部5のスイッチ判定部52へスイッチリクエストを発行する。スイッチリクエストには、吸収可能な位相範囲に入らないパスの番号(Switch Path No.)と遅延減少要/遅延増大要が含まれている。
【0034】
次いで、スイッチ判定部52では、メモリ判定部25からのスイッチリクエストに対し、対象パスにおいて現状の選択系(現用系もしくは予備系)より切替を実施することで、遅延減少要もしくは遅延増大要のスイッチリクエストに沿った遅延変化になるか否かを、遅延差判定部51よりの情報から判定を行う。
【0035】
次いで、スイッチ判定部52は、スイッチリクエストに沿った遅延変化が実現できると判定した場合、現状のパスアラームおよび制御状態に基づいて切替優先判定を行う。図7は切替優先判定の例を示す図であり、優先度が高い順に、プロテクションスイッチ状態が「強制切替中(選択系固定中)」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号断切替中」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号劣化切替中」の場合は遅延調整切替可否は運用ポリシーの設定により「否」か「可」、プロテクションスイッチ状態が「正常状態」の場合は遅延調整切替可否は「可」と判断する。
【0036】
図4に戻り、スイッチ判定部52は、切替が実施可能であれば、プロテクションスイッチ部3のセレクタ部32へ切替制御を実施し、クライアントインタフェース部2のメモリ判定部25へ応答(ACK)を返送する。また、スイッチリクエストに沿った遅延変化が実現できない場合は、切替制御は実施せず、クライアントインタフェース部2のメモリ判定部25へ応答を返送する。
【0037】
メモリ判定部25では、スイッチコントロール部5のスイッチ判定部52から応答を受信すると、スイッチリクエストの前提となった最小遅延基準判定もしくは最大遅延基準判定を再度実施し、切替により遅延差の改善が実現されたか否かを判定する。
【0038】
メモリ判定部25は、遅延差が改善されなかった場合、前回とは異なる判定(前回が最小遅延基準判定であれば最大遅延基準判定、前回が最大遅延基準判定であれば最小遅延基準判定)を行い、スイッチリクエストを発行する。スイッチリクエスト発行後のスイッチコントロール部5の動作は上述したのと同様となる。これらの2種の判定動作により各パスのスイッチの組合せで可能な範囲での遅延差調整が実施される。2種類の判定を行って遅延差が改善されなかった場合、メモリ判定部25は一連の動作をいったん終了し、その後、所定時間経過後に同様な動作を繰り返す。
【0039】
これらの機能により、従来装置では各パスのプロテクションスイッチの組合せの最大遅延差に対応したメモリ容量が遅延差吸収メモリ部232に必要であったのに対し、本実施形態ではメモリ容量を大幅に削減することができる。すなわち、本実施形態では、全スイッチが現用系を選択しているケースと全スイッチが予備系を選択しているケースにおける最大遅延差に対応したメモリ容量を確保するのみで、少なくとも単一事象によるスイッチ動作に対して自動的にメモリ容量内の最大遅延差に収まるように各スイッチの選択状態が調整される。
【0040】
例えば、図3におけるUPSRリング(6つのネットワーク装置NE#1〜NE#6で多重のリングを構成)内でネットワーク装置NE#1とネットワーク装置NE#6との間のトラフックに注目すると、最短の遅延で伝送されるルート#1と最長の遅延で伝送されるルート#2の2つの経路が存在する。従来の装置ではリング内の何れか1つのファイバー断や中継装置のクロスコネクト(Cross Connect)部の異常等により1部のパスでプロテクションスイッチが動作した場合に、ルート#1のパスとルート#2のパスが混在することになり、ルート#1とルート#2の遅延差分のメモリ容量を持たないとVCATのデータ疎通を確保できない。本実施形態では、前述のようにパス間の遅延差が少なくなるようにスイッチ状態を制御するため、全パスがルート#1のケースと全PATHがルート#2のケースに対応可能なメモリ容量を持つことで、単一事象によるスイッチ動作によるルート#1のパスとルート#2のパスが混在することを防ぐことができ、VCATのデータ疎通を確保することができる。
【0041】
<第2の実施形態>
図8は第2の実施形態にかかるネットワーク装置の構成例を示す図であり、機能部の配置を工夫することにより、既存のネットワーク装置への適用を容易にしたものである。
【0042】
図8に示すネットワーク装置1は、図4におけるネットワーク装置1の構成と比較すると、プロテクションスイッチ部3の要素であるディストリビュータ部31およびセレクタ部32と、スイッチコントロール部5とが、クライアントインタフェース部2の一部となっている。また、プロテクションスイッチ部3はディストリビュータおよびセレクタの機能が不要となったスイッチ部(Switch Fabric)3'となっている。更に、クライアントインタフェース部2内でPOHからマルチフレームナンバを取得できるように、セレクタ部32の前段にPOH検出部26、27を設けている。
【0043】
このような構成とすることにより、クライアントインタフェース部2以外は従来の一般的なネットワーク装置と同じ構成要素となるため、従来装置に遅延差調整機能を備えたクライアントインタフェース部2のインタフェースカードを組み合わせるのみで、遅延差調整機能を有したネットワーク装置1を実現することができる。
【0044】
<第3の実施形態>
図9は第3の実施形態にかかるネットワーク装置の構成例を示す図であり、VCATに関連するLCAS(Link Capacity Adjustment Scheme)機能を利用した例である。
【0045】
LCAS機能は運用中にコンカチネーショングループを構成するパスの増減を実現する機能であり、その中に障害が発生したパスをコンカチネーショングループから切り離すテンポラリリムーバル(Temporary removal)機能がある。通常、テンポラリリムーバル機能はパスの障害に対応するのみであるため、遅延差吸収メモリ部のオーバフロー(Over Flow)による信号不通には対応していないが、遅延差調整機能を搭載した装置ではメモリ判定部にてメモリ容量を超える遅延差を持つパスを特定することができるため、これを利用することでテンポラリリムーバル機能により遅延差吸収メモリ部のオーバフローによる信号不通を救済することができる。
【0046】
図9に示すネットワーク装置1は、図4におけるネットワーク装置1の構成と比較すると、SDHマッピング部22において本来的なマッピング処理を行うSDHマッピング処理部221の後段にH4インサート部222があり、SDHデマッピング部23にLCAS用のH4モニタ部233がある点が異なる。なお、LCAS機能実現のための内部構成については記載していない。
【0047】
テンポラリリムーバル機能は、H4インサート部222よりH4Byte内のメンバーステータス(Member Status)フィールド(図5)に対象パスが異常であるというフラグ(MSI=FAIL)を挿入することで、対向するネットワーク装置にて対象パスをコンカチネーショングループから切り離す処理が実施される。通常はSDHデマッピング部23内のPOH位相検出部231にて検出したアラーム(ALARM)よりFAIL情報を生成するが、本構成ではそれに加えて、メモリ判定部25から最小/最大遅延基準判定にて遅延調整要と判定されたパスに対してFAIL情報を生成し、H4インサート部222でのフラグ(MSI = FAIL)挿入のトリガとする。
【0048】
メモリ判定部25でのFAIL情報の生成は、最小/最大遅延基準判定によるスイッチリクエストに対する応答(ACK)の受信後にパス間位相差が救済されていない場合に実施され、最小/最大遅延基準判定いずれかの遅延調整要と判定されたパスが少ない方の結果を元にした対象パスをFAIL情報にて「FAIL」とする。
【0049】
<第4の実施形態>
本実施形態は、伝送路中に複数のプロテクションスイッチを持つリングインターコネクトに対応した例である。
【0050】
図10はSONET/SDH UPSRリングのインターコネクト接続の例を示す図である。このネットワーク構成の場合、ネットワーク装置NE#2−1からネットワーク装置NE#1−6方向へのデータの方向でのパススイッチノードは、RING#1ではネットワーク装置NE#1−6、RING#2ではネットワーク装置NE#2−2となり、伝送路中に2つのスイッチノードを持つ。
【0051】
この場合、VCATの遅延差吸収メモリ部はネットワーク装置NE#1−6に持つが、ネットワーク装置NE#1−6にてスイッチ選択の調整を実施した後にパス間の遅延差が救済されない場合であっても、ネットワーク装置NE#2−2のスイッチを動作させることで遅延差を吸収できる可能性がある。これに対応するために、遅延差吸収メモリ部を持つネットワーク装置NE#1−6からネットワーク装置NE#2−2へパススイッチのリクエストを送出する機能を持たせる。
【0052】
図11はリングインターコネクトに対応したクライアントノードのネットワーク装置NE#1−6の構成例を示している。図4に示した基本構成に比べて、SDHマッピング部22にH4インサート部223が設けられ、POH位相検出部231にH4モニタ部2311が設けられている。また、実質的な差異はないが、遅延差判定部51はスイッチ判定部52の内部に設けられている。
【0053】
本ノードでは、遅延差吸収メモリ部232のオーバフローが発生した場合に、先ず、メモリ判定部25から自ノードのスイッチコントロール部5へスイッチリクエストを発行してスイッチ切替を実施し、応答(ACK)の受信後に回復しなかった場合、SDHマッピング部22にスイッチリクエストを発行する。
【0054】
SDHマッピング部22では、H4インサート部223がH4Byteにスイッチリクエストコードを挿入し、リング側へ転送する。このときH4Byteのリザーブ(Reserve)領域(図5)に、スイッチリクエストフラグと遅延増大/減少フラグとACKフラグがアサインされる。図12はリングインターコネクト対応時のスイッチリクエストのH4Byteへのアサイン例を示す図である。
【0055】
図13はインターコネクトノードのネットワーク装置NE#2−2の構成例を示している。インターコネクトノードでは、クライアントインタフェース部2に代えてインタフェース部6が設けられ、そのSDHデマルチプレクサ部61にH4モニタ部611を有し、SDHマルチプレクサ部62にH4インサート部621が設けられている。
【0056】
H4モニタ部611にて、接続先リングよりのスイッチリクエストを受信すると、自ノードのスイッチコントロール部5にスイッチリクエストを発行する。スイッチコントロール部5では、クライアントノードと同様に、スイッチ判定を実施し、スイッチリクエストに合ったスイッチが可能であれば実施し、応答(ACK)をH4インサート部621に返送する。この応答は、H4インサート部621においてH4Byteに挿入され、クライアントノードのネットワーク装置NE#1−6に返送される。
【0057】
ネットワーク装置NE#1−6(図11)では、POH位相検出部231のH4モニタ部2311にて応答(ACK)を受信し、メモリ判定部25に送出する。
【0058】
これらの構成により、クライアントノード内のスイッチ制御と同様の動作をインターコネクトノードにて実施することができる。
【0059】
<第5の実施形態>
図14は第5の実施形態にかかるネットワーク装置の構成例を示す図であり、1+1、1:1、BLSR(Bi-directional Line Switch)等のラインスイッチ(Line Switch)に対応させた例である。
【0060】
通常、クライアントのデータ全てが同一の伝送網側インタフェースにマッピングされた場合、全てのパスが常に同一の伝送路にて伝送されるため、パス間の伝送遅延差は発生せず、ラインスイッチの状態により遅延差は変化しない。しかし、クライアントのデータ帯域が伝送網側の帯域よりも大きい場合など、コンカチネーショングループ内の各パスが個別の伝送網側インタフェースにマッピングされるケースが存在する。
【0061】
図14はクライアントのデータが個別のインタフェースにマッピングされた際のラインスイッチに対応する装置構成例である。
【0062】
図14において、プロテクションスイッチ部3内のクロスコネクト(XC:Cross Connect)部33にてクライアントデータのn個のパスがm個のパスとn−m個のパスに2分割され、ディストリビュータ部31#1、31#2を介し、プロテクショングループ#1のインタフェース部4W#1、4P#1とプロテクショングループ#2のインタフェース部4W#2、4P#2にマッピングされる。受信側についても、プロテクショングループ#1のインタフェース部4W#1、4P#1とプロテクショングループ#2のインタフェース部4W#2、4P#2で復元されたパスのデータがセレクタ部32#1、32#2の後に組み合わせられる。
【0063】
スイッチコントロール部5では 各々のプロテクショングループに対応する遅延差判定部51#1、51#2を持ち、各パスの遅延差判定を実施する。クライアントインタフェース部2内のメモリ判定部25では、最小/最大遅延基準判定にて遅延調整要と判定されたパスに対してスイッチリクエストを発行する。本構成では、このスイッチリクエストを、クロスコネクト部33よりの経路選択情報に基づき、スイッチ振分部53にてスイッチ判定部52#1、52#2に振り分け、各々のプロテクショングループでのラインスイッチを動作させる。スイッチ後の応答(ACK#1/ACK#2)はスイッチ振分部53により論理和(OR)されてメモリ判定部25に返送される。この構成により、ラインスイッチによるパス遅延差調整を実現することができる。
【0064】
<総括>
以上説明したように、本実施形態では、イーサネットのパケットデータ等の伝送データをSONET/SDH等の階層デジタル同期網によりVCAT方式を用いて伝送する際に、パス間の遅延差を監視する機能と、遅延差吸収メモリ部で遅延差を吸収できなくなった場合に遅延差を小さくする方向にプロテクションスイッチを制御する機能とを追加している。
【0065】
これにより、従来の装置と比較して容量の小さい遅延差吸収メモリ部にて冗長ネットワークを構成することが可能になる。これは、同じ容量のメモリにてより遅延差の大きな組合せが発生するネットワークを構成できることを意味しており、運用後のネットワーク増設等により当初想定した遅延差を超えるネットワークが構成された場合でも、データ断を起こさずに運用を継続できる範囲が拡大する。ひいては、装置のコスト低減とともに安全性の向上にもつながる。また、ネットワーク構成の自由度が向上することによる回線利用効率の向上が期待できる。
【0066】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
(付記1)
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
(付記2)
付記1に記載のネットワーク装置において、
パスオーバヘッドのマルチフレームナンバの変化タイミングからパス間の遅延差を検出する
ことを特徴とするネットワーク装置。
(付記3)
付記1または2のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
(付記4)
付記1乃至3のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
(付記5)
付記1乃至4のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、現用系および予備系の双方のパスのマルチフレームナンバの変化タイミングから、現用系および予備系の伝送路の遅延差を判定する
ことを特徴とするネットワーク装置。
(付記6)
付記1乃至5のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、他のスイッチトリガとの優先処理を実施する
ことを特徴とするネットワーク装置。
(付記7)
付記1乃至6のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をLCAS機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
(付記8)
付記1乃至7のいずれか一項に記載のネットワーク装置において、
伝送路中に複数のプロテクションスイッチを持つネットワークに対応するために、VCATのH4Byte内のリザーブ領域に遅延差によるスイッチ制御情報をマッピングし、遠隔ノードのプロテクションスイッチを動作させる
ことを特徴とするネットワーク装置。
(付記9)
付記1乃至8のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果よりパススイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
(付記10)
付記1乃至9のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
(付記11)
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【符号の説明】
【0067】
1 ネットワーク装置
2 クライアントインタフェース部
21 クライアントデータ受信部
22 SDHマッピング部
221 SDHマッピング処理部
222、223 H4インサート部
23 SDHデマッピング部
233 H4モニタ部
231 POH位相検出部
2311 H4モニタ部
232 遅延差吸収メモリ部
24 クライアントデータ送信部
25 メモリ判定部
26、27 POH検出部
3 プロテクションスイッチ部
31 ディストリビュータ部
32 セレクタ部
33 クロスコネクト部
3' スイッチ部
4W、4P インタフェース部
41W、14P SDHマルチプレクサ部
42W、42P SDHデマルチプレクサ部
5 スイッチコントロール部
51 遅延差判定部
52 スイッチ判定部
53 スイッチ振分部
6 インタフェース部
61 SDHデマルチプレクサ部
611 H4モニタ部
62 SDHマルチプレクサ部
621 H4インサート部
【技術分野】
【0001】
本発明は、イーサネット(登録商標)のパケットデータ等の伝送データをSONET/SDH(Synchronous Optical NETwork/Synchronous Digital Hierarchy)等の階層デジタル同期網により伝送するために用いられるネットワーク装置に関する。
【背景技術】
【0002】
近年、インターネット等の爆発的普及によりイーササービスが非常に活発化してきており、通信事業者においては、いかに安く広範囲にサービスを提供できるかがポイントとなっている。また、一般的に通信事業者は、既設のネットワーク設備を極力有効活用してシステムを構築している。こうした背景により、従来から広く構築され信頼性の高いSONET/SDHの伝送網を利用してデータを伝送することが行われている。
【0003】
SONET/SDH伝送網によりイーサネットのパケットデータを伝送する方式は、イーサネットオーバSONET/SDH(Ethernet over SONET/SDH)方式として広く用いられており、そのマッピング方式としてVCAT(Virtual Concatenation)方式が一般的に用いられている(例えば、特許文献1参照。)。また、SONET/SDHでは、障害によるサービス中断を避けるため、現用系(Work)と予備系(Protect)による冗長構成がとられている。
【0004】
図1はクライアントのパケットデータをSONET/SDH伝送網により伝送する従来の装置構成例を示す図であり、プロテクション機能としてUPSR(Uni-directional Path Switched Ring)を想定している。なお、SONET/SDH伝送網を挟んだ送信側と受信側の構成のみを示しているが、実際のネットワーク装置では1台のネットワーク装置内に送信側と受信側の構成を有している。
【0005】
図1において、送信側では、クライアントからのパケットデータをクライアントデータ受信部111が受信し、SDHマッピング部112によりコンカチネーショングループ(Concatenation Group)にマッピングし、n個のパス(Path)に分割する。次いで、プロテクションスイッチ部113はディストリビュータ部により各パスのデータを現用系と予備系の2系統に分配し、インタフェース部114により多重化して現用系のSONET/SDH伝送網(Work)と予備系のSONET/SDH伝送網(Protect)に送信する。
【0006】
一方、受信側では、現用系のSONET/SDH伝送網(Work)と予備系のSONET/SDH伝送網(Protect)からのデータをインタフェース部121が受信し、現用系と予備系のそれぞれにつきパス毎のデータに復元する。次いで、プロテクションスイッチ部122はセレクタ部により現用系もしくは予備系のいずれかのパスを選択し、SDHデマッピング部123は各パスのデータをコンカチネーショングループとの対応を考慮して遅延差吸収メモリ(Differential Delay Memory)部124に格納する。そして、クライアントデータ送信部125は送信先のクライアントの速度で遅延差吸収メモリ部124からデータを読み出すことでパケットデータを再生してクライアントに送信する。
【0007】
ここで、遅延差吸収メモリ部124を設けているのは次の理由による。すなわち、VCAT方式では通常の連続コンカチネーション(Contiguous Concatenation)と違い、主信号データをコンカチネーショングループを構成する各パスに分離して伝送し、SONET/SDH伝送網上では各パスを個別のパスとして扱うため、各パスが同じルートで伝送される保障はない。そのため、ルートの違いにより各パスの伝送遅延時間に差分(遅延差:Differential Delay)が生じる場合がある。遅延差吸収メモリ部124は各パスのデータをバッファリングすることで遅く到達するパスのデータを待ち合わせ、パケットデータの再組立を可能にする。吸収できる遅延差は遅延差吸収メモリ部124の容量によって決まり、遅延差吸収メモリ部124の容量により適用できるネットワーク範囲に制限が生じる。各パス間に遅延差吸収メモリ部124で吸収しきれない遅延差が生じた場合、そのコンカチネーショングループの信号は再組立できなくなり、信号疎通しなくなることになる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2002−232380号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
上述したように、パケットデータ等の伝送データをVCAT方式によりSONET/SDH伝送網に伝送する場合には各パス間の遅延差が問題となる。特に、冗長構成をとる場合におけるパス間の遅延差が発生する最も大きな要因として、各スイッチの選択経路の違いによる伝送経路の違いが挙げられる。そのため、従来のネットワーク装置では、伝送路の冗長構成のネットワークを構成する場合、最もパス間の遅延差が大きくなる各スイッチの選択経路の組み合わせにおいて、遅延差吸収メモリ部の容量を超えないようにネットワークを構成する必要がある。
【0010】
図2はパススイッチにより遅延差が増大する例を示す図であり、SONET/SDH伝送網(Work)が約1ms、SONET/SDH伝送網(Protect)が約100msの伝送遅延をもっているネットワークとしている。これは、図3に示すUPSRリングにおけるネットワーク装置NE#1とネットワーク装置NE#6に着目した場合、隣接するルート#1が現用系、他のネットワーク装置を経由するルート#2が予備系である場合に対応する。
【0011】
図2において、コンカチネーショングループを構成するPath#1〜#nの全てのパスがSONET/SDH伝送網(Work)を伝送経路としている場合、パス間の遅延差はほとんどない。しかし、何らかの要因で1つのPath#nにて経路切替が発生した場合には、遅延差吸収メモリ部124で100msの遅延差を吸収する必要があり、10Gbpsのコンカチネーショングループであれば100msで1Gbitのメモリ容量が必要になる。
【0012】
また、ネットワーク装置設置後の中継装置等の増設・更新では遅延時間の変化に注意する必要がある。意識せずに予備系の伝送遅延が増大する変更を実施した場合、実際にプロテクションスイッチが実施された時に信号が疎通しなくなる可能性がある。
【0013】
このようにVCAT方式を採用したネットワーク装置では選択経路の最悪条件での遅延差を吸収できる容量のメモリを装置に搭載することが要求されるが、主信号の伝送容量に対応するためには高速・大容量のメモリが必要であり、コストを始め消費電力、物理サイズの面で無視できない。また、コンカチネーショングループのパス全てを常に同一の伝送路内にマッピングすることでパス間の遅延差は発生しなくなるため、このような問題は回避できるが、回線の利用効率に制限を与えることになる。このように、これらの問題はネットワーク装置およびネットワークの設計に制限を与えている。
【0014】
上記の従来の問題点に鑑み、パケットデータ等の伝送データをVCAT方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることのできるネットワーク装置を提供することを目的とする。
【課題を解決するための手段】
【0015】
このネットワーク装置の一実施態様では、伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。
【発明の効果】
【0016】
開示のネットワーク装置にあっては、パケットデータ等の伝送データをVCAT方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、パス間の遅延差を最適化するため、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることができる。
【図面の簡単な説明】
【0017】
【図1】クライアントのパケットデータをSONET/SDH伝送網により伝送する従来の装置構成例を示す図である。
【図2】パススイッチにより遅延差が増大する例を示す図である。
【図3】SONET/SDH UPSRリングの例を示す図である。
【図4】第1の実施形態にかかるネットワーク装置の構成例を示す図である。
【図5】POH内のH4Byte情報を示す図である。
【図6】メモリ判定の例を示す図である。
【図7】切替優先判定の例を示す図である。
【図8】第2の実施形態にかかるネットワーク装置の構成例を示す図である。
【図9】第3の実施形態にかかるネットワーク装置の構成例を示す図である。
【図10】SONET/SDH UPSRリングのインターコネクト接続の例を示す図である。
【図11】第4の実施形態にかかるネットワーク装置の構成例を示す図(その1)である。
【図12】リングインターコネクト対応時のスイッチリクエストのH4Byteへのアサイン例を示す図である。
【図13】第4の実施形態にかかるネットワーク装置の構成例を示す図(その2)である。
【図14】第5の実施形態にかかるネットワーク装置の構成例を示す図である。
【発明を実施するための形態】
【0018】
以下、本発明の好適な実施形態につき説明する。
【0019】
<第1の実施形態>
図4は第1の実施形態にかかるネットワーク装置の構成例を示す図である。ネットワーク構成としては、図3に示したようなUPSRリングを想定している。
【0020】
図4において、ネットワーク装置1は、クライアントインタフェース部2とプロテクションスイッチ部3とインタフェース部4W、4Pと、スイッチコントロール部5とを備えている。クライアントインタフェース部2は、クライアント(図示せず)との間でイーサネット等のパケットデータの送受信を行い、プロテクションスイッチ部3との間でコンカチネーショングループを構成するn個のパスのデータを入出力する。プロテクションスイッチ部3は、クライアントインタフェース部2から入力したn個のパスのデータを現用系と予備系に分配してインタフェース部4W、4Pに出力するとともに、インタフェース部4W、4Pから入力したn個のパスのデータにつきそれぞれ現用系と予備系を選択してクライアントインタフェース部2に出力する。インタフェース部4W、4Pは、それぞれ現用系および予備系のSONET/SDH伝送網との間でSHDフレームの送受信を行い、プロテクションスイッチ部3から入力したn個のパスのデータを多重化(Multiplexing)することにより1〜m個のSDHフレームを生成してSONET/SDH伝送網に出力し、SONET/SDH伝送網から入力したSDHフレームを復元(De-Multiplexing)してプロテクションスイッチ部3に出力する。スイッチコントロール部5は、インタフェース部4W、4Pで検出されるパスアラーム(PATH ALM)等に基づいてプロテクションスイッチ部3を制御する。
【0021】
クライアントインタフェース部2は、クライアントデータ受信部21とSDHマッピング部22とSDHデマッピング部23とクライアントデータ送信部24とメモリ判定部25とを備えている。クライアントデータ受信部21は、クライアントからパケットデータの受信を行い、SDHマッピング部22に出力する。SDHマッピング部22は、クライアントデータ受信部21により受信したパケットデータをVCATのコンカチネーショングループ(VCx−nV)にマッピングしてn個のパス(VCx)に分割する。SDHデマッピング部23は、プロテクションスイッチ部3から入力したn個のパス(VCx)のデータをコンカチネーショングループ(VCx−nV)との対応に従って再組立する。
【0022】
SDHデマッピング部23は、POH位相検出部231と遅延差吸収メモリ部232とを備えている。POH位相検出部231は、プロテクションスイッチ部3から入力したn個のパス(VCx)のデータのPOH(Path Over Head)のマルチフレームナンバ(Multi Frame Number)の変化タイミングから各パスのデータの位相を検出する。図5はPOH内のH4Byte情報を示す図であり、4bitのMFI1(H4bitsのbit5〜bit8)と8bitのMFI2(MFI1=0のbit1〜4とMFI=1のbit1〜4)を合体させた12bitがマルチフレームナンバとなる。
【0023】
図4に戻り、遅延差吸収メモリ部232は、POH位相検出部231を介してプロテクションスイッチ部3から入力したn個のパス(VCx)のデータをコンカチネーショングループ(VCx−nV)との対応の順序に従ってバッファリングし、各パスの遅延差を吸収する。
【0024】
クライアントデータ送信部24は、SDHデマッピング部23の遅延差吸収メモリ部232で各パスのデータの待ち合わせを行って各パスを同位相にした上でクライアントの速度でデータを読み出し、再生したパケットデータをクライアントに送信する。メモリ判定部25は、SDHデマッピング部23のPOH位相検出部231の位相検出結果から遅延差吸収メモリ部232で吸収しきれないパスを判定し、判定結果に基づいてスイッチリクエスト(Switch Request)をスイッチコントロール部5に出力する。
【0025】
プロテクションスイッチ部3は、ディストリビュータ部31とセレクタ部32とを備えている。ディストリビュータ部31は、クライアントインタフェース部2から入力したn個のパス(VCx)のデータを現用系と予備系に分配し、インタフェース部4W、4Pに出力する。セレクタ部32は、インタフェース部4Wから入力したn個のパス(VCx)のデータとインタフェース部4Pから入力したn個のパス(VCx)のデータに対し、スイッチコントロール部5からの制御に従ってパス単位にいずれかを選択し、クライアントインタフェース部2に出力する。
【0026】
インタフェース部4Wは、SDHマルチプレクサ部41WとSDHデマルチプレクサ部42Wとを備えている。SDHマルチプレクサ部41Wは、プロテクションスイッチ部3のディストリビュータ部31から入力したn個のパス(VCx)のデータを多重化して1〜m個のSDHフレームを生成し、現用系のSONET/SDH伝送網(Work)に送信する。SDHデマルチプレクサ部42Wは、現用系のSONET/SDH伝送網(Work)から入力した1〜m個のSDHフレームを復元してn個のパス(VCx)のデータとし、プロテクションスイッチ部3のセレクタ部32に出力する。
【0027】
インタフェース部4Pは、SDHマルチプレクサ部41PとSDHデマルチプレクサ部42Pとを備えている。SDHマルチプレクサ部41Pは、プロテクションスイッチ部3のディストリビュータ部31から入力したn個のパス(VCx)のデータを多重化し、予備系のSONET/SDH伝送網(Protect)に送信する。SDHデマルチプレクサ部42Pは、予備系のSONET/SDH伝送網(Protect)から入力したデータを復元してn個のパス(VCx)のデータとし、プロテクションスイッチ部3のセレクタ部32に出力する。
【0028】
スイッチコントロール部5は、遅延差判定部51とスイッチ判定部52とを備えている。遅延差判定部51は、インタフェース部4WのSDHデマルチプレクサ部42Wおよびインタフェース部4PのSDHデマルチプレクサ部42Pからマルチフレームナンバ(図5)を取得し、対応する各パスにおいて現用系と予備系でどちらのマルチフレームナンバが先に変化しているかにより、どちらの位相が早いかを判定し、判定結果をスイッチ判定部52に出力する。なお、クライアントインタフェース部2のメモリ判定部25ではプロテクションスイッチ部3で選択された後の各パスの位相を監視対象とするが、遅延差判定部51ではプロテクションスイッチ部3で選択される前の現用系と予備系の各パスを監視対象としている。
【0029】
スイッチ判定部52は、インタフェース部4W、4Pからのパスアラームに基づく通常のプロテクトスイッチの実施としてプロテクションスイッチ部3を制御するほか、クライアントインタフェース部2のメモリ判定部25からのスイッチリクエストに応じ、遅延差判定部51の判定結果およびインタフェース部4W、4Pからのパスアラーム等の状況をみてプロテクションスイッチ部3を制御する。
【0030】
以下、通常の運用状態から何れかのプロテクションスイッチが動作して遅延差吸収メモリ部232のメモリ容量を超える遅延差が発生した場合における動作を説明する。
【0031】
クライアントインタフェース部2のメモリ判定部25は、通常の運用状態において遅延差吸収メモリ部232のメモリ容量を超える遅延差が発生していないか否かの判定動作を行う。メモリ判定部25での位相判定は2つの基準で実施され、一つは最小遅延基準判定、もう一つは最大遅延基準判定である。最小遅延基準判定は、マルチフレームナンバの変化タイミングが最も早いパスのタイミングから、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延減少要と判定される。最大遅延基準判定は、マルチフレームナンバの変化タイミングが最も遅いパスのタイミングから、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延増大要と判定される。
【0032】
図6はメモリ判定の例を示す図である。最小遅延基準判定ではマルチフレームナンバ「n」となるタイミングを見ることで、Path#2、Path#1、Path#3がメモリ容量で吸収可能な位相範囲内に収まり、Path#4が収まらないと判定される。また、最大遅延基準判定では同様にマルチフレームナンバ「n」となるタイミングを見ることで、Path#4、Path#3がメモリ容量で吸収可能な位相範囲内に収まり、Path#1とPath#2が収まらないと判定される。なお、図6では固定的なマルチフレームナンバ「n」にて位相判定を実施しているが、固定的なマルチフレームナンバにて判定する必要はなく、同一タイミングでの各パスのマルチフレームナンバの値の差によって判定することも可能である。
【0033】
図4に戻り、クライアントインタフェース部2のメモリ判定部25は、最初に最小遅延基準判定か最大遅延基準判定のいずれかを行い、遅延差吸収メモリ部232のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行った場合、スイッチコントロール部5のスイッチ判定部52へスイッチリクエストを発行する。スイッチリクエストには、吸収可能な位相範囲に入らないパスの番号(Switch Path No.)と遅延減少要/遅延増大要が含まれている。
【0034】
次いで、スイッチ判定部52では、メモリ判定部25からのスイッチリクエストに対し、対象パスにおいて現状の選択系(現用系もしくは予備系)より切替を実施することで、遅延減少要もしくは遅延増大要のスイッチリクエストに沿った遅延変化になるか否かを、遅延差判定部51よりの情報から判定を行う。
【0035】
次いで、スイッチ判定部52は、スイッチリクエストに沿った遅延変化が実現できると判定した場合、現状のパスアラームおよび制御状態に基づいて切替優先判定を行う。図7は切替優先判定の例を示す図であり、優先度が高い順に、プロテクションスイッチ状態が「強制切替中(選択系固定中)」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号断切替中」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号劣化切替中」の場合は遅延調整切替可否は運用ポリシーの設定により「否」か「可」、プロテクションスイッチ状態が「正常状態」の場合は遅延調整切替可否は「可」と判断する。
【0036】
図4に戻り、スイッチ判定部52は、切替が実施可能であれば、プロテクションスイッチ部3のセレクタ部32へ切替制御を実施し、クライアントインタフェース部2のメモリ判定部25へ応答(ACK)を返送する。また、スイッチリクエストに沿った遅延変化が実現できない場合は、切替制御は実施せず、クライアントインタフェース部2のメモリ判定部25へ応答を返送する。
【0037】
メモリ判定部25では、スイッチコントロール部5のスイッチ判定部52から応答を受信すると、スイッチリクエストの前提となった最小遅延基準判定もしくは最大遅延基準判定を再度実施し、切替により遅延差の改善が実現されたか否かを判定する。
【0038】
メモリ判定部25は、遅延差が改善されなかった場合、前回とは異なる判定(前回が最小遅延基準判定であれば最大遅延基準判定、前回が最大遅延基準判定であれば最小遅延基準判定)を行い、スイッチリクエストを発行する。スイッチリクエスト発行後のスイッチコントロール部5の動作は上述したのと同様となる。これらの2種の判定動作により各パスのスイッチの組合せで可能な範囲での遅延差調整が実施される。2種類の判定を行って遅延差が改善されなかった場合、メモリ判定部25は一連の動作をいったん終了し、その後、所定時間経過後に同様な動作を繰り返す。
【0039】
これらの機能により、従来装置では各パスのプロテクションスイッチの組合せの最大遅延差に対応したメモリ容量が遅延差吸収メモリ部232に必要であったのに対し、本実施形態ではメモリ容量を大幅に削減することができる。すなわち、本実施形態では、全スイッチが現用系を選択しているケースと全スイッチが予備系を選択しているケースにおける最大遅延差に対応したメモリ容量を確保するのみで、少なくとも単一事象によるスイッチ動作に対して自動的にメモリ容量内の最大遅延差に収まるように各スイッチの選択状態が調整される。
【0040】
例えば、図3におけるUPSRリング(6つのネットワーク装置NE#1〜NE#6で多重のリングを構成)内でネットワーク装置NE#1とネットワーク装置NE#6との間のトラフックに注目すると、最短の遅延で伝送されるルート#1と最長の遅延で伝送されるルート#2の2つの経路が存在する。従来の装置ではリング内の何れか1つのファイバー断や中継装置のクロスコネクト(Cross Connect)部の異常等により1部のパスでプロテクションスイッチが動作した場合に、ルート#1のパスとルート#2のパスが混在することになり、ルート#1とルート#2の遅延差分のメモリ容量を持たないとVCATのデータ疎通を確保できない。本実施形態では、前述のようにパス間の遅延差が少なくなるようにスイッチ状態を制御するため、全パスがルート#1のケースと全PATHがルート#2のケースに対応可能なメモリ容量を持つことで、単一事象によるスイッチ動作によるルート#1のパスとルート#2のパスが混在することを防ぐことができ、VCATのデータ疎通を確保することができる。
【0041】
<第2の実施形態>
図8は第2の実施形態にかかるネットワーク装置の構成例を示す図であり、機能部の配置を工夫することにより、既存のネットワーク装置への適用を容易にしたものである。
【0042】
図8に示すネットワーク装置1は、図4におけるネットワーク装置1の構成と比較すると、プロテクションスイッチ部3の要素であるディストリビュータ部31およびセレクタ部32と、スイッチコントロール部5とが、クライアントインタフェース部2の一部となっている。また、プロテクションスイッチ部3はディストリビュータおよびセレクタの機能が不要となったスイッチ部(Switch Fabric)3'となっている。更に、クライアントインタフェース部2内でPOHからマルチフレームナンバを取得できるように、セレクタ部32の前段にPOH検出部26、27を設けている。
【0043】
このような構成とすることにより、クライアントインタフェース部2以外は従来の一般的なネットワーク装置と同じ構成要素となるため、従来装置に遅延差調整機能を備えたクライアントインタフェース部2のインタフェースカードを組み合わせるのみで、遅延差調整機能を有したネットワーク装置1を実現することができる。
【0044】
<第3の実施形態>
図9は第3の実施形態にかかるネットワーク装置の構成例を示す図であり、VCATに関連するLCAS(Link Capacity Adjustment Scheme)機能を利用した例である。
【0045】
LCAS機能は運用中にコンカチネーショングループを構成するパスの増減を実現する機能であり、その中に障害が発生したパスをコンカチネーショングループから切り離すテンポラリリムーバル(Temporary removal)機能がある。通常、テンポラリリムーバル機能はパスの障害に対応するのみであるため、遅延差吸収メモリ部のオーバフロー(Over Flow)による信号不通には対応していないが、遅延差調整機能を搭載した装置ではメモリ判定部にてメモリ容量を超える遅延差を持つパスを特定することができるため、これを利用することでテンポラリリムーバル機能により遅延差吸収メモリ部のオーバフローによる信号不通を救済することができる。
【0046】
図9に示すネットワーク装置1は、図4におけるネットワーク装置1の構成と比較すると、SDHマッピング部22において本来的なマッピング処理を行うSDHマッピング処理部221の後段にH4インサート部222があり、SDHデマッピング部23にLCAS用のH4モニタ部233がある点が異なる。なお、LCAS機能実現のための内部構成については記載していない。
【0047】
テンポラリリムーバル機能は、H4インサート部222よりH4Byte内のメンバーステータス(Member Status)フィールド(図5)に対象パスが異常であるというフラグ(MSI=FAIL)を挿入することで、対向するネットワーク装置にて対象パスをコンカチネーショングループから切り離す処理が実施される。通常はSDHデマッピング部23内のPOH位相検出部231にて検出したアラーム(ALARM)よりFAIL情報を生成するが、本構成ではそれに加えて、メモリ判定部25から最小/最大遅延基準判定にて遅延調整要と判定されたパスに対してFAIL情報を生成し、H4インサート部222でのフラグ(MSI = FAIL)挿入のトリガとする。
【0048】
メモリ判定部25でのFAIL情報の生成は、最小/最大遅延基準判定によるスイッチリクエストに対する応答(ACK)の受信後にパス間位相差が救済されていない場合に実施され、最小/最大遅延基準判定いずれかの遅延調整要と判定されたパスが少ない方の結果を元にした対象パスをFAIL情報にて「FAIL」とする。
【0049】
<第4の実施形態>
本実施形態は、伝送路中に複数のプロテクションスイッチを持つリングインターコネクトに対応した例である。
【0050】
図10はSONET/SDH UPSRリングのインターコネクト接続の例を示す図である。このネットワーク構成の場合、ネットワーク装置NE#2−1からネットワーク装置NE#1−6方向へのデータの方向でのパススイッチノードは、RING#1ではネットワーク装置NE#1−6、RING#2ではネットワーク装置NE#2−2となり、伝送路中に2つのスイッチノードを持つ。
【0051】
この場合、VCATの遅延差吸収メモリ部はネットワーク装置NE#1−6に持つが、ネットワーク装置NE#1−6にてスイッチ選択の調整を実施した後にパス間の遅延差が救済されない場合であっても、ネットワーク装置NE#2−2のスイッチを動作させることで遅延差を吸収できる可能性がある。これに対応するために、遅延差吸収メモリ部を持つネットワーク装置NE#1−6からネットワーク装置NE#2−2へパススイッチのリクエストを送出する機能を持たせる。
【0052】
図11はリングインターコネクトに対応したクライアントノードのネットワーク装置NE#1−6の構成例を示している。図4に示した基本構成に比べて、SDHマッピング部22にH4インサート部223が設けられ、POH位相検出部231にH4モニタ部2311が設けられている。また、実質的な差異はないが、遅延差判定部51はスイッチ判定部52の内部に設けられている。
【0053】
本ノードでは、遅延差吸収メモリ部232のオーバフローが発生した場合に、先ず、メモリ判定部25から自ノードのスイッチコントロール部5へスイッチリクエストを発行してスイッチ切替を実施し、応答(ACK)の受信後に回復しなかった場合、SDHマッピング部22にスイッチリクエストを発行する。
【0054】
SDHマッピング部22では、H4インサート部223がH4Byteにスイッチリクエストコードを挿入し、リング側へ転送する。このときH4Byteのリザーブ(Reserve)領域(図5)に、スイッチリクエストフラグと遅延増大/減少フラグとACKフラグがアサインされる。図12はリングインターコネクト対応時のスイッチリクエストのH4Byteへのアサイン例を示す図である。
【0055】
図13はインターコネクトノードのネットワーク装置NE#2−2の構成例を示している。インターコネクトノードでは、クライアントインタフェース部2に代えてインタフェース部6が設けられ、そのSDHデマルチプレクサ部61にH4モニタ部611を有し、SDHマルチプレクサ部62にH4インサート部621が設けられている。
【0056】
H4モニタ部611にて、接続先リングよりのスイッチリクエストを受信すると、自ノードのスイッチコントロール部5にスイッチリクエストを発行する。スイッチコントロール部5では、クライアントノードと同様に、スイッチ判定を実施し、スイッチリクエストに合ったスイッチが可能であれば実施し、応答(ACK)をH4インサート部621に返送する。この応答は、H4インサート部621においてH4Byteに挿入され、クライアントノードのネットワーク装置NE#1−6に返送される。
【0057】
ネットワーク装置NE#1−6(図11)では、POH位相検出部231のH4モニタ部2311にて応答(ACK)を受信し、メモリ判定部25に送出する。
【0058】
これらの構成により、クライアントノード内のスイッチ制御と同様の動作をインターコネクトノードにて実施することができる。
【0059】
<第5の実施形態>
図14は第5の実施形態にかかるネットワーク装置の構成例を示す図であり、1+1、1:1、BLSR(Bi-directional Line Switch)等のラインスイッチ(Line Switch)に対応させた例である。
【0060】
通常、クライアントのデータ全てが同一の伝送網側インタフェースにマッピングされた場合、全てのパスが常に同一の伝送路にて伝送されるため、パス間の伝送遅延差は発生せず、ラインスイッチの状態により遅延差は変化しない。しかし、クライアントのデータ帯域が伝送網側の帯域よりも大きい場合など、コンカチネーショングループ内の各パスが個別の伝送網側インタフェースにマッピングされるケースが存在する。
【0061】
図14はクライアントのデータが個別のインタフェースにマッピングされた際のラインスイッチに対応する装置構成例である。
【0062】
図14において、プロテクションスイッチ部3内のクロスコネクト(XC:Cross Connect)部33にてクライアントデータのn個のパスがm個のパスとn−m個のパスに2分割され、ディストリビュータ部31#1、31#2を介し、プロテクショングループ#1のインタフェース部4W#1、4P#1とプロテクショングループ#2のインタフェース部4W#2、4P#2にマッピングされる。受信側についても、プロテクショングループ#1のインタフェース部4W#1、4P#1とプロテクショングループ#2のインタフェース部4W#2、4P#2で復元されたパスのデータがセレクタ部32#1、32#2の後に組み合わせられる。
【0063】
スイッチコントロール部5では 各々のプロテクショングループに対応する遅延差判定部51#1、51#2を持ち、各パスの遅延差判定を実施する。クライアントインタフェース部2内のメモリ判定部25では、最小/最大遅延基準判定にて遅延調整要と判定されたパスに対してスイッチリクエストを発行する。本構成では、このスイッチリクエストを、クロスコネクト部33よりの経路選択情報に基づき、スイッチ振分部53にてスイッチ判定部52#1、52#2に振り分け、各々のプロテクショングループでのラインスイッチを動作させる。スイッチ後の応答(ACK#1/ACK#2)はスイッチ振分部53により論理和(OR)されてメモリ判定部25に返送される。この構成により、ラインスイッチによるパス遅延差調整を実現することができる。
【0064】
<総括>
以上説明したように、本実施形態では、イーサネットのパケットデータ等の伝送データをSONET/SDH等の階層デジタル同期網によりVCAT方式を用いて伝送する際に、パス間の遅延差を監視する機能と、遅延差吸収メモリ部で遅延差を吸収できなくなった場合に遅延差を小さくする方向にプロテクションスイッチを制御する機能とを追加している。
【0065】
これにより、従来の装置と比較して容量の小さい遅延差吸収メモリ部にて冗長ネットワークを構成することが可能になる。これは、同じ容量のメモリにてより遅延差の大きな組合せが発生するネットワークを構成できることを意味しており、運用後のネットワーク増設等により当初想定した遅延差を超えるネットワークが構成された場合でも、データ断を起こさずに運用を継続できる範囲が拡大する。ひいては、装置のコスト低減とともに安全性の向上にもつながる。また、ネットワーク構成の自由度が向上することによる回線利用効率の向上が期待できる。
【0066】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
(付記1)
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
(付記2)
付記1に記載のネットワーク装置において、
パスオーバヘッドのマルチフレームナンバの変化タイミングからパス間の遅延差を検出する
ことを特徴とするネットワーク装置。
(付記3)
付記1または2のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
(付記4)
付記1乃至3のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
(付記5)
付記1乃至4のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、現用系および予備系の双方のパスのマルチフレームナンバの変化タイミングから、現用系および予備系の伝送路の遅延差を判定する
ことを特徴とするネットワーク装置。
(付記6)
付記1乃至5のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、他のスイッチトリガとの優先処理を実施する
ことを特徴とするネットワーク装置。
(付記7)
付記1乃至6のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をLCAS機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
(付記8)
付記1乃至7のいずれか一項に記載のネットワーク装置において、
伝送路中に複数のプロテクションスイッチを持つネットワークに対応するために、VCATのH4Byte内のリザーブ領域に遅延差によるスイッチ制御情報をマッピングし、遠隔ノードのプロテクションスイッチを動作させる
ことを特徴とするネットワーク装置。
(付記9)
付記1乃至8のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果よりパススイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
(付記10)
付記1乃至9のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
(付記11)
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【符号の説明】
【0067】
1 ネットワーク装置
2 クライアントインタフェース部
21 クライアントデータ受信部
22 SDHマッピング部
221 SDHマッピング処理部
222、223 H4インサート部
23 SDHデマッピング部
233 H4モニタ部
231 POH位相検出部
2311 H4モニタ部
232 遅延差吸収メモリ部
24 クライアントデータ送信部
25 メモリ判定部
26、27 POH検出部
3 プロテクションスイッチ部
31 ディストリビュータ部
32 セレクタ部
33 クロスコネクト部
3' スイッチ部
4W、4P インタフェース部
41W、14P SDHマルチプレクサ部
42W、42P SDHデマルチプレクサ部
5 スイッチコントロール部
51 遅延差判定部
52 スイッチ判定部
53 スイッチ振分部
6 インタフェース部
61 SDHデマルチプレクサ部
611 H4モニタ部
62 SDHマルチプレクサ部
621 H4インサート部
【特許請求の範囲】
【請求項1】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
【請求項2】
請求項1に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項3】
請求項1または2のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項4】
請求項1乃至3のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をLCAS機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
【請求項5】
請求項1乃至4のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
【請求項6】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【請求項1】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
【請求項2】
請求項1に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項3】
請求項1または2のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項4】
請求項1乃至3のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をLCAS機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
【請求項5】
請求項1乃至4のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるVCATの遅延差を減少させる
ことを特徴とするネットワーク装置。
【請求項6】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−55226(P2011−55226A)
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2009−201897(P2009−201897)
【出願日】平成21年9月1日(2009.9.1)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願日】平成21年9月1日(2009.9.1)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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