バックライト制御回路、バックライト装置及びそれを用いた液晶表示装置
【課題】バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することを可能にするバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置を提供する。
【解決手段】バックライト制御回路100aは、シリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。
【解決手段】バックライト制御回路100aは、シリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶表示装置の光源に使用するバックライトを制御するバックライト制御回路、該回路を備えたバックライト装置及びそれを用いた液晶表示装置に関する。
【背景技術】
【0002】
従来、液晶表示装置(LCD)は、軽量、薄型、低消費電力駆動等の機能が求められてきた。液晶表示装置は、自発光表示装置ではないため光源が必要になる。光源としては冷陰極管やLED等を用いたバックライトユニットが使用されている。
【0003】
図1は、従来の液晶表示装置1の概略構成例を示すブロック図である。液晶表示装置1は、タイミング制御回路3及び制御ロジック回路4を有する制御部2と、バックライト制御ユニット5と、バックライトユニット6と、LCDパネル7と、を備える。
【0004】
タイミング制御回路3は、外部から入力される映像信号に対応したデジタルデータを後段の回路に転送する転送タイミング等を制御する。制御ロジック回路4は、タイミング制御回路3により設定される転送タイミングにより、映像信号に対応したデジタルデータdataを生成してバックライト制御ユニット5及びLCDパネル7に転送するとともに、後述する図2に示す垂直同期信号v.sync、水平同期信号h.sync、クロック信号clock、データ取込タイミング制御信号load等を生成してバックライト制御ユニット5に出力する。バックライト制御ユニット5は、制御ロジック回路4から入力される垂直同期信号v.sync、水平同期信号h.sync、クロック信号clock、データ取込タイミング制御信号loadに基づいて、バックライトユニット6内部の複数の光源の輝度を局所的に制御するためのPWMパルス信号を生成する。バックライトユニット6は、複数の光源として複数のLED等を有し、バックライト制御ユニット5から入力されるPWMパルス信号により複数の光源の輝度が局所的に制御される。LCDパネル7は、マトリクス状のTFT液晶パネル等であり、制御ロジック回路4から入力されるデジタル映像データに応じた映像を表示する。
【0005】
図2は、制御ロジック回路4とバックライト制御ユニット5との接続関係を示す図である。図2に示すように、制御ロジック回路4とバックライト制御ユニット5の間は、垂直同期信号v.sync、水平同期信号h.sync、シリアル転送クロック信号clock、デジタル映像データdata、データ取込タイミング制御信号loadを各々シリアル転送する5本の外部配線により接続されている。なお、バックライト制御ユニット5内には、複数のバックライト制御回路5a〜5j(図4参照)が含まれる。
【0006】
図3は、バックライト制御回路5a内部の回路構成の一例を示す図である。バックライト制御回路5aは、シフトレジスタ51と、バッファレジスタ52と、複数のデータレジスタ53a〜53fと、複数のPWMジェネレータ54a〜54fと、カウンタ/デコーダ55と、発振器56と、を備える。
【0007】
シフトレジスタ51は、シリアル転送クロック信号clokに基づく所定のタイミングでデジタルデータdataを取り込んで保持する。バッファレジスタ52は、データ取込タイミング制御信号loadにより設定されるデータ取込タイミングでシフトレジスタ51に保持されたデジタルデータdataをデータレジスタ53a〜53fにパラレルに転送する。カウンタ/デコーダ55は、水平同期信号h.syncのパルス数をカウントし、そのカウント値をデコードしてデコード信号ldを各データレジスタ53a〜53fに転送する。なお、カウンタ/デコーダ55は、垂直同期信号v.syncをリセットパルスrstとして受信してカウント値を初期化する。発振器56は、データレジスタ53a〜53fに取り込まれたデジタルデータdataの値に対応するPWMパルス信号を生成するための基準クロック信号clkを発生して、PWMジェネレータ54a〜54fに供給する。データレジスタ53a〜53fは、カウンタ/デコーダ55から転送されるデコード信号ldのタイミングでバッファレジスタ52からデジタルデータdataを各々取り込んで保持する。PWMジェネレータ54a〜54fは、データレジスタ53a〜53fに保持された各デジタルデータdataの各値に対応するPWMパルス信号PWM0〜PWM5を、発振器56から入力される基準クロック信号clkに基づいて生成する。
【0008】
図4は、図3に示したバックライト制御回路5aを含むバックライト制御ユニット5内の構成例を示す図である。図4に示すように、バックライト制御ユニット5は、複数のバックライト制御回路5a〜5jを備える。各バックライト制御回路5b〜5jは、図3に示した回路構成と同様である。このバックライト制御ユニット5は、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。バックライト制御ユニット5は、各バックライト制御回路5a〜5jがPWMパルス信号を出力する出力ラインを8本有し、バックライト制御回路同士は5本の信号ライン(クロック信号clock、デジタル映像データdata、データ取込タイミング制御信号load、垂直同期信号v.sync、水平同期信号h.sync、)により接続されている。バックライト制御ユニット5は、各バックライト制御回路5a〜5jが8本のPWMパルス信号を出力することにより、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして点灯・消灯を制御して、バックライトユニット6内の複数の光源を局所ブロック毎に輝度を制御する局所輝度制御(Local dimming)を実現している。
【0009】
また、液晶表示装置1では、1フレーム毎(例えば、16.7ms〜8.3ms)に映像信号に応じた10bit長のデジタルデータdataを100個前後転送する必要がある。したがって、上記図2に示した制御ロジック回路4とバックライト制御ユニット5の間では、1フレーム毎に10bit長のデジタルデータdataを100個前後シリアル転送することになる。また、制御ロジック回路4とバックライト制御ユニット5は、構造上別のプリント基板に配置されるため、基板間を接続する外部配線が必要になるが、その外部配線数を削減するためにシリアル転送が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上記バックライト制御ユニット5では、映像信号に応じてバックライトユニット6内の複数の光源を局所ブロック毎に輝度制御するため、映像信号に応じたデジタルデータdataの値に対応するPWMパルス信号を、各バックライト制御回路内に設けた発振器56から発生する基準器ロック信号clkに基づいて生成している。この発振器56により発生される基準器クロック信号clkは、映像信号を転送する垂直同期信号v.syncとは異なるため、映像を表示制御するタイミングと、バックライトユニットの輝度を制御するタイミングが非同期になる虞がある。このような非同期状態が発生すると、LCDパネル7に表示する映像の品質を低下させる画面妨害となる可能性がある。この非同期状態を回避するためには、各バックライト制御回路内にPLL(Phase Locked Loop )回路等を更に設けて、基準器クロック信号clkの同期ずれを補正する必要がある。したがって、上記従来のバックライト制御ユニット5では、各バックライト制御回路内に発振器に加えてPLL回路も設けることになり、バックライト制御ユニットのコストを増加させる。また、上記図2に示した制御ロジック回路4とバックライト制御ユニット5の間では、デジタル映像データdataをシリアル転送するため、5本の外部配線が接続されているが、更に外部配線数を削減することが望ましい。
【0011】
本発明の目的は、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することを可能にするバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置を提供することである。
【課題を解決するための手段】
【0012】
本発明の一実施形態に係るバックライト制御回路によれば、複数の光源を有するバックライトユニットと、転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、前記転送クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、前記第1のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ/デコード回路と、前記シフトレジスタに保持されたデジタルデータを、前記カウンタ/デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、前記転送クロック信号を分周して第2のクロック信号を生成する第2の分周回路と、前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成する複数の制御信号生成回路と、を備えたことを特徴とする。
【0013】
また、前記シフトレジスタは、1フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、前記複数のデータレジスタは、1フレーム分の前記デジタルデータを各々分割して保持し、前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成してもよい。
【0014】
また、前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第2のクロック信号に基づいて各々生成してもよい。
【0015】
また、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続してもよい。
【0016】
また、本発明の一実施形態に係るバックライト装置によれば、複数の光源を有するバックライトユニットを備えるバックライト装置において、複数の請求項1に記載のバックライト制御回路を備え、前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とする。
【0017】
また、前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続してもよい。
【0018】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、複数の光源を有するバックライトユニットと、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項1に記載のバックライト制御回路を備えたことを特徴とする。
【0019】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項5に記載のバックライト装置を備えたことを特徴とする。
【0020】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、請求項1に記載のバックライト制御回路を備えたことを特徴とする。
【0021】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、請求項5に記載のバックライト装置を備えたことを特徴とする。
【発明の効果】
【0022】
本発明の一実施形態に係るバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置によれば、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することができる。
【発明を実施するための最良の形態】
【0023】
本発明の実施の形態について、以下、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
【0024】
以下、本発明の実施の形態に係るバックライト制御回路を適用した液晶表示装置について、図面を参照しながら詳細に説明する。
【0025】
図5は、本発明の実施の形態におけるバックライト制御回路を備えた液晶表示装置の概略構成を示す図である。なお、図5において、上記図1に示した液晶表示装置1と同一の構成部分には同一符号を付して、その構成説明を省略する。図5に示す液晶表示装置10は、タイミング制御回路3及び制御ロジック回路4を有する制御部2と、バックライト制御ユニット100と、バックライトユニット6と、LCDパネル7と、を備える。
【0026】
図6は、制御ロジック回路4とバックライト制御ユニット100との接続関係を示す図である。図6に示すように、制御ロジック回路4とバックライト制御ユニット100の間は、垂直同期信号v.sync、シリアル転送クロック信号clock、デジタルデータdataを各々シリアル転送する3本の外部配線により接続されている。なお、バックライト制御ユニット100内には、複数のバックライト制御回路100a〜100j(図8参照)が含まれる。
【0027】
図7は、バックライト制御ユニット100内に含まれる複数のバックライト制御回路100a〜100jのうち、バックライト制御回路100a内部の回路構成の一例を示す図である。なお、図7において、上記図3に示したバックライト制御回路5aと同一の構成部分には同一符号を付している。
【0028】
図7において、バックライト制御回路100aは、シフトレジスタ51と、データレジスタ53a〜53fと、PWMジェネレータ54a〜54fと、分周回路102,103と、カウンタ/デコーダ102と、を備える。
【0029】
シフトレジスタ51は、制御ロジック回路4から入力されるシリアル転送クロック信号clokに基づく所定のタイミングで、制御ロジック回路4から10bit長のデジタルデータdataを取り込んで保持する。また、シフトレジスタ51は、デジタルデータdataのバックライト制御回路100a〜100j間のシリアル転送出力を指示する内部ロードパルス信号data.0(後述する図10に示すSTHに相当)を生成して次段のバックライト制御回路100bに出力する。この内部ロードパルス信号data.0は、他のバックライト制御回路100b〜100d,100f〜100i内のシフトレジスタ51においても各々後段のバックライト制御回路100c〜100e,100g〜100jに出力される。
【0030】
分周回路101は、制御ロジック回路4から入力されるシリアル転送クロック信号clokを分周して、カウンタ/デコーダ102において生成されるデコード信号ldの基となる第1のクロック信号clk1を生成する。
【0031】
分周回路103は、制御ロジック回路4から入力されるシリアル転送クロック信号clokを分周して、PWMジェネレータ54a〜54fにおいて生成されるPWMパルス信号の基となる第2のクロック信号clk2を生成する。
【0032】
カウンタ/デコーダ102は、分周回路101から入力される第1のクロック信号clk1のパルス数をカウントし、そのカウント値をデコードしてデジタルデータdataの取り込みタイミングを設定するためのデコード信号ldを生成して各データレジスタ53a〜53fに転送する。また、カウンタ/デコーダ102は、制御ロジック回路4から入力される垂直同期信号v.syncをリセットパルスrstとして受信してカウント値を初期化する。
【0033】
データレジスタ53a〜53fは、カウンタ/デコーダ102から転送されるデコード信号ldのタイミングでシフトレジスタ51に保持された10bit長のデジタルデータdataを各々順次取り込んで保持する。
【0034】
PWMジェネレータ54a〜54fは、データレジスタ53a〜53fに保持された各デジタルデータdataの値に対応するPWMパルス信号PWM0〜PWM5を、分周回路103から入力される第2のクロック信号clk2に基づいて生成する。
【0035】
以上のように、図6に示したバックライト制御回路100aでは、シリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。このように構成することにより、上記従来の図3に示したバックライト制御回路5bのように発振器56を設ける必要がなくなるとともに、同期ずれを補正するためのPLL回路等も設ける必要がなくなる。また、分周回路101,103は、共にシリアル転送クロック信号clokを分周して第1のクロック信号clk1と第2のクロック信号clk2を生成しているため、デジタルデータdataを転送する際の同期ずれを回避することが可能になる。
【0036】
図7に示すバックライト制御回路100aでは、PWMパルス信号PWM0〜PWM5を生成するものとして、データレジスタ53a〜53f及びPWMジェネレータ54a〜54fを6回路分有する例を示している。しかし、後述する図8に示すバックライト制御回路100a〜100jの構成では、各バックライト制御回路が8本分のPWMパルス信号を出力する構成を取るため、図7のバックライト制御回路100aでは、実際には、8回路分のデータレジスタ及びPWMジェネレータを有するものとする。すなわち、図7に示すバックライト制御回路100aでは、2回路分のデータレジスタ及びPWMジェネレータの図示は省略している。
【0037】
図8は、図7に示したバックライト制御回路100aを含むバックライト制御ユニット100内の構成例を示す図である。図8に示すように、バックライト制御ユニット100は、複数のバックライト制御回路100a〜100jを備える。各バックライト制御回路100b〜100jは、図7に示した回路構成と同様である。このバックライト制御ユニット100は、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。
【0038】
バックライト制御ユニット100は、各バックライト制御回路100a〜100jがPWMパルス信号を出力する出力ラインを8本有し、バックライト制御回路同士は3本の信号ライン(シリアル転送クロック信号clock、デジタル映像データdata、垂直同期信号v.sync)により接続されている。バックライト制御ユニット100は、バックライト制御回路100a〜100jを10回路として構成することにより、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして点灯・消灯を制御して、バックライトユニット6内の局所ブロック毎に輝度を制御する局所輝度制御を実現する。
【0039】
また、バックライト制御回路100a〜100jから各々出力される8本分のPWMパルス信号は、図8に示すように、PWMパルス信号PWM[0..7]、PWMパルス信号PWM[8..15]、PWMパルス信号PWM[16..23]、PWMパルス信号PWM[24..31]、PWMパルス信号PWM[32..39]、PWMパルス信号PWM[40..47]、PWMパルス信号PWM[48..55]、PWMパルス信号PWM[56..63]、PWMパルス信号PWM[64..71]、PWMパルス信号PWM[72..79]であるものとする。したがって、各バックライト制御回路100a〜100jは、バックライトユニット6内の複数の光源に対してRow方向に8本分のPWMパルス信号を各々出力することにより、横10縦8の局所ブロック毎に輝度制御を行うものとする。
【0040】
次に、バックライト制御ユニット100の動作例について、図9及び図10に示すタイミングチャートを参照して説明する。図9において、(a)及び(d)はシリアル転送クロック信号clockの波形を示す図、(b)は垂直同期信号v.sync/リセット信号rstの波形を示す図、(c)及び(e)はデジタルデータdataの波形を示す図、(f)は内部ロードパルス信号ld(STH:図10参照)の波形を示す図である。
【0041】
図10において、(a)は各バックライト制御回路100a〜100jにおいて10bit長のデジタルデータdataが1フレーム分転送される状態を模式的に示す図、(b)は1フレーム分の100bit長のデジタルデータdataが転送される状態を模式的に示す図である。
【0042】
なお、図9及び図10では、バックライトユニット6内の複数の光源を横10縦8に分割した局所ブロック毎に輝度制御を実行することを前提とした場合のバックライト制御ユニット100内の主な概略動作を示している。以下の動作では、各バックライト制御回路100a〜100jは、各々8回路分のデータレジスタ53a〜53h及びPWMジェネレータ54a〜54hを備えるものとして説明する。
【0043】
また、各バックライト制御回路100a〜100jでは、1フレーム毎に10bit長のデジタルデータdataを10個ずつシリアル転送する際に、シリアル転送クロック信号clockを128クロックclk分用いて転送するものとする。このため、図9に示すタイミングチャートでは、(c)及び(e)に示す10bit×10個分のデジタルデータdataをシリアル転送する前に、28bit長のダミーデータdummyを挿入する例を示す。
【0044】
まず、バックライト制御ユニット100には、制御ロジック回路4から図9(a)〜(c)に示すシリアル転送クロック信号clock、垂直同期信号v.sync/リセット信号rstが入力されるとともに、28bitのダミーデータdummyと10bit×10個分のデジタルデータdataが順次入力される。この28bitのダミーデータdummyと10bit×10個分のデジタルデータdataは、1フレーム分の映像信号に対応するシリアル転送データであるものとする。
【0045】
各バックライト制御回路100a〜100jでは、シリアル転送クロック信号clockに基づく所定のタイミングでシフトレジスタ51によりダミーデータdummyを含む10bit×10個分のデジタルデータdataが順次取り込まれて保持される。図9(c)及び(e)では、デジタルデータdataとして、28bit長のダミーデータdummy(28clk)と、実際の10bit長×10個分のデジタルデータR0C9(10clk)〜R0C0(10clk)が処理される場合を示している。
【0046】
各バックライト制御回路100a〜100jでは、分周回路101によりシリアル転送クロック信号clockが分周されて第1のクロック信号clk1が生成されるとともに、分周回路103によりシリアル転送クロック信号clockが分周されて第2のクロック信号clk2が生成される。第1のクロック信号clk1は、カウンタ/デコーダ102によりクロック数(10clk)がカウントされ、このカウント値がデコードされてデコード信号ldが複数のデータレジスタに転送される。また、各バックライト制御回路100a〜100jでは、シフトレジスタ51により1フレームに相当するクロック数として128clk毎に図9(f)に示す内部ロードパルス信号data.0(STH)が出力される。
【0047】
次いで、各バックライト制御回路100a〜100jのデータレジスタ53a〜53hでは、カウンタ/デコーダ102から転送されるデコード信号ldのタイミングでシフトレジスタ51に保持された10bit×10個分のデジタルデータdataが10bitずつ順次取り込まれて保持される。
【0048】
次いで、各バックライト制御回路100a〜100jのPWMジェネレータ54a〜54hでは、データレジスタ53a〜53hに順次保持される10bit長の各デジタルデータdataの値に対応する各PWMパルス信号が、分周回路103から入力される第2のクロック信号clk2に基づいて順次生成される。すなわち、図8に示したように、各バックライト制御回路100a〜100jからは、各々8本分のPWMパルス信号PWM[0..7]、PWMパルス信号PWM[8..15]、PWMパルス信号PWM[16..23]、PWMパルス信号PWM[24..31]、PWMパルス信号PWM[32..39]、PWMパルス信号PWM[40..47]、PWMパルス信号PWM[48..55]、PWMパルス信号PWM[56..63]、PWMパルス信号PWM[64..71]、PWMパルス信号PWM[72..79]が出力される。
【0049】
次に、バックライト制御ユニット100全体の動作例について、図10に示すタイミングチャートを参照して説明する。図10(a)に示すように、各バックライト制御回路100a〜100jのシフトレジスタ51では、1フレーム分の映像信号に対応する10bit長×10個分のデジタルデータdataが保持される。そして、各バックライト制御回路100a〜100j内では、上記図9において説明したデータレジスタ53a〜53h及びPWMジェネレータ54a〜54hの各動作により、図10(a)に示すRow0〜Row7方向に10bit長のデジタルデータdata(図中の「00」〜「79」)がパラレルに順次保持されて、その各デジタルデータdataの値に応じたPWMパルス信号が生成される。
【0050】
次いで、各バックライト制御回路100a〜100jでは、図10(a)に示す100bit分のデジタルデータdata、すなわち、1フレーム分の映像信号に対応する局所輝度制御が終了するタイミングで、内部ロードパルス信号data.0として、STH=0〜7が各々出力される。この内部ロードパルス信号data.0であるSTH=0〜7により、1フレーム単位にデジタルデータdataが処理される際の動作例を図10(b)に示す。
【0051】
以上のように、バックライト制御ユニット100において、1フレーム分の映像信号に応じた各10bit長のデジタルデータdataの値に応じたPWMパルス信号を生成することにより、1フレーム分の映像信号を表示する際に、バックライトユニット6内の複数の光源を横10縦8の局所ブロックに分割して、局所ブロック毎に表示される映像に応じた最適な輝度制御が可能になる。
【0052】
以上のように、本実施の形態に係る液晶表示装置10内のバックライト制御ユニット100では、内蔵するバックライト制御回路100a〜100j毎にシリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。このように構成することにより、上記従来の図3に示したバックライト制御回路5bのように発振器56を設ける必要がなくなるとともに、同期ずれを補正するためのPLL回路等も設ける必要がなくなる。その結果、バックライト制御ユニット100を構成する要素を削減でき、コストを低減することが可能になる。
【0053】
また、分周回路101,103は、共にシリアル転送クロック信号clokを分周して第1のクロック信号clk1と第2のクロック信号clk2を生成しているため、デジタルデータdataを転送する際の同期ずれを回避することが可能になる。
【0054】
さらに、本実施の形態に係る液晶表示装置10内のバックライト制御ユニット100では、上記局所輝度制御に関してバックライト制御ユニット100の内外でシリアル転送する信号は垂直同期信号v.sync、シリアル転送クロック信号clock、デジタルデータdataだけである。このため、バックライト制御ユニット100の内外で接続する外部配線の数を3本に削減することが可能になった。
【0055】
次に、上記図8に示したバックライト制御ユニット100を含む液晶表示装置について図11に示すブロック図を参照して説明する。図11に示すように、液晶表示装置400は、AC/DC電源装置410と、LCDモジュール部420と、バックライト制御ユニット501と、バックライトユニット501と、を備える。
【0056】
AC/DC電源装置410は、コンセント411、AC/DC整流部412、及びDC/DCコンバータ413から構成され、外部の商用交流電源電圧100V又は240Vを直流電源電圧に変換してLCDモジュール部420に出力する。
【0057】
LCDモジュール部420は、DC/DCコンバータ421、共通電極電圧発生部(Vcom発生部)422、γ電圧発生部423、LCDパネル部424、及びバックライト装置500から構成され、外部のグラフィックコントローラ(図示せず)から入力される画像データに応じた画像を表示する。
【0058】
共通電極電圧発生部422は、DC/DCコンバータ421においてレベル変換されて供給される直流電圧に基づいて共通電極電圧Vcomを発生してLCDパネル部424に出力する。
【0059】
γ電圧発生部423は、DC/DCコンバータ421においてレベル変換された直流電圧に基づいてγ電圧Vddを発生してLCDパネル部424に供給する。図11では、共通電極電圧発生部422とγ電圧発生部423がLCDパネル部424から分離されている例を示したが、これらをLCDパネル部424に含ませて構成することもできる。
【0060】
バックライト装置500は、バックライト制御ユニット501及びバックライトユニット502から構成される。バックライト制御ユニット501には、上記図8に示したバックライト制御回路100a〜100jが含まれる。バックライトユニット502には、複数のLED等の複数の光源が含まれる。
【0061】
液晶表示装置400は、バックライト制御ユニット501内のバックライト制御回路100a〜100j毎に上述したシフトレジスタ51、データレジスタ53a〜53h、PWMジェネレータ54a〜54h、分周回路101,103、及びカウンタ/デコーダ102を備えることにより、上述したPWMパルス信号をバックライトユニット502に出力して、バックライトユニット502内の複数の光源を局所ブロック毎に輝度制御を実行する。なお、AC/DC電源装置410をLCDモジュール部420に内蔵させてもよい。
【0062】
図12は、本実施の形態に係る液晶表示装置の構造を示す分解斜視図である。図12は、液晶表示装置の回路構成ではなく、機構を図示したものである。図12に示すように、液晶表示装置700は、バックライトアセンブリ710、ディスプレイユニット770及び収納容器780を備える。バックライトアセンブリ710には、複数のLED等の複数の光源が含まれる。
【0063】
ディスプレイユニット770は、映像を表示する液晶表示パネル771、液晶表示パネル771を駆動するための駆動信号を出力するデータ印刷回路772及びゲート印刷回路773を含む。データ印刷回路772及びゲート印刷回路773は、それぞれデータテープキャリアパッケージ(Tape Carrier Package、以下、TCPという)774及びゲートTCP775を通じて液晶表示パネル771と電気的に連結される。
【0064】
液晶表示パネル771は、薄膜トランジスタ(以下、TFTという)基板776、TFT基板776に対向して結合されるカラーフィルタ基板777及び両基板776、777の間に介在されて液晶778を含む。
【0065】
TFT基板776は、例えば、スイッチング素子であるTFT(図示せず)がマトリクス状に形成された透明なガラス基板である。TFTのソース及びゲート端子には、それぞれデータ及びゲートラインが接続され、ドレイン端子には透明な導電性材質からなる共通電極(図示せず)が形成される。
【0066】
カラーフィルタ基板777は、例えば、色画素であるRGB画素(図示せず)が薄膜工程によって形成された基板である。カラーフィルタ基板777は、透明な導電性材質からなる共通電極(図示せず)が形成される。
【0067】
収容容器780は、底面781及び底面781のエッジ部に収納空間を形成するために形成された側壁782により構成される。収容容器780は、バックライトアセンブリ710及び液晶表示パネル771が移動しないように固定する。
【0068】
底面781は、バックライトアセンブリ710が装着されるのに十分な底面面積を有し、バックライトアセンブリ710と同じ構成を有することが好ましい。この例では、底面781及びバックライトアセンブリ710は、四角いプレート形状を有する。側壁782は、バックライトアセンブリ710が外部に離脱することのないように底面781のエッジ部から略垂直に延長される。
【0069】
この例における液晶表示装置700は、バックライト制御ユニット760及びトップシャーシ790をさらに含む。
【0070】
バックライト制御ユニット760は、収容容器780の外部に配置され、バックライトアセンブリ710を駆動するためのPWMパルス信号を発生させる。インバータ760から発生されたPWMパルス信号は、第1電源印加線763及び第2電源印加線764を通じてバックライトアセンブリ710に印加される。第1電源印加線763及び第2電源印加線764は、バックライトアセンブリ710の両側部に形成された第1電極740a及び第2電極740bに直接接続してもよいし、別の部材(図示せず)を利用して第1電極740a及び第2電極740bに接続してもよい。また、上述のバックライト制御回路100a〜100jは、バックライト制御ユニット760に内蔵される。
【0071】
トップシャーシ790は、液晶表示パネル771のエッジ部を囲みながら収容容器780に結合される。トップシャーシ790を設けることにより、外部からの衝撃に対する液晶表示パネル771の破損を防止し、液晶表示パネル771が収容容器780から離脱することを防止することができる。
【0072】
この液晶表示装置700は、バックライトアセンブリ710から出射される光の特性を向上させるための少なくとも一枚の光学シート795をさらに含んでもよい。光学シート795は、光を拡散するための拡散シート又は光を集光するためのプリズムシートを含んでもよい。
【0073】
なお、上記実施の形態に示した液晶表示装置では、バックライトユニット6は、複数の光源としてLEDを用いた場合を示したが、PWMパルス信号により制御可能な光源であれば本発明のバックライト制御ユニットは適用可能であり、LEDに限定するものではない。
【図面の簡単な説明】
【0074】
【図1】従来の液晶表示装置の概略構成例を示す図である。
【図2】従来の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図3】従来のバックライト制御回路の回路構成を示す図である。
【図4】従来のバックライト制御ユニットの回路構成を示す図である。
【図5】本発明の一実施の形態に係る液晶表示装置の概略構成を示す図である。
【図6】本発明の一実施の形態に係る図5の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図7】本発明の一実施の形態に係るバックライト制御回路の回路構成を示す図である。
【図8】本発明の一実施の形態に係るバックライト制御ユニットの回路構成を示す図である。
【図9】本発明の一実施の形態に係る(a)及び(d)はシリアル転送クロック信号clockの波形を示す図、(b)は垂直同期信号v.sync/リセット信号rstの波形を示す図、(c)及び(e)はデジタルデータdataの波形を示す図、(f)は内部ロードパルス信号data.0の波形を示す図である。
【図10】本発明の一実施の形態に係る(a)は各バックライト制御回路において10bit長のデジタルデータdataが1フレーム分転送される状態を模式的に示す図、(b)は1フレーム分の100bit長のデジタルデータdataが転送される状態を模式的に示す図である。
【図11】本発明の一実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図12】本発明の一実施の形態に係る液晶表示装置の構造を示す分解斜視図である。
【符号の説明】
【0075】
10、400、700 液晶表示装置
4 制御ロジック回路
5、501、760 バックライト制御ユニット
6、502 バックライトユニット
7 LCDパネル
53a〜53h データレジスタ
54a〜54h PWMジェネレータ
101、103 分周回路
102 カウンタ/デコーダ
710 バックライトアセンブリ
770 ディスプレイユニット
771 液晶表示パネル
772 データ印刷回路
773 ゲート印刷回路
780 収容容器
790 トップシャーシ
【技術分野】
【0001】
本発明は、液晶表示装置の光源に使用するバックライトを制御するバックライト制御回路、該回路を備えたバックライト装置及びそれを用いた液晶表示装置に関する。
【背景技術】
【0002】
従来、液晶表示装置(LCD)は、軽量、薄型、低消費電力駆動等の機能が求められてきた。液晶表示装置は、自発光表示装置ではないため光源が必要になる。光源としては冷陰極管やLED等を用いたバックライトユニットが使用されている。
【0003】
図1は、従来の液晶表示装置1の概略構成例を示すブロック図である。液晶表示装置1は、タイミング制御回路3及び制御ロジック回路4を有する制御部2と、バックライト制御ユニット5と、バックライトユニット6と、LCDパネル7と、を備える。
【0004】
タイミング制御回路3は、外部から入力される映像信号に対応したデジタルデータを後段の回路に転送する転送タイミング等を制御する。制御ロジック回路4は、タイミング制御回路3により設定される転送タイミングにより、映像信号に対応したデジタルデータdataを生成してバックライト制御ユニット5及びLCDパネル7に転送するとともに、後述する図2に示す垂直同期信号v.sync、水平同期信号h.sync、クロック信号clock、データ取込タイミング制御信号load等を生成してバックライト制御ユニット5に出力する。バックライト制御ユニット5は、制御ロジック回路4から入力される垂直同期信号v.sync、水平同期信号h.sync、クロック信号clock、データ取込タイミング制御信号loadに基づいて、バックライトユニット6内部の複数の光源の輝度を局所的に制御するためのPWMパルス信号を生成する。バックライトユニット6は、複数の光源として複数のLED等を有し、バックライト制御ユニット5から入力されるPWMパルス信号により複数の光源の輝度が局所的に制御される。LCDパネル7は、マトリクス状のTFT液晶パネル等であり、制御ロジック回路4から入力されるデジタル映像データに応じた映像を表示する。
【0005】
図2は、制御ロジック回路4とバックライト制御ユニット5との接続関係を示す図である。図2に示すように、制御ロジック回路4とバックライト制御ユニット5の間は、垂直同期信号v.sync、水平同期信号h.sync、シリアル転送クロック信号clock、デジタル映像データdata、データ取込タイミング制御信号loadを各々シリアル転送する5本の外部配線により接続されている。なお、バックライト制御ユニット5内には、複数のバックライト制御回路5a〜5j(図4参照)が含まれる。
【0006】
図3は、バックライト制御回路5a内部の回路構成の一例を示す図である。バックライト制御回路5aは、シフトレジスタ51と、バッファレジスタ52と、複数のデータレジスタ53a〜53fと、複数のPWMジェネレータ54a〜54fと、カウンタ/デコーダ55と、発振器56と、を備える。
【0007】
シフトレジスタ51は、シリアル転送クロック信号clokに基づく所定のタイミングでデジタルデータdataを取り込んで保持する。バッファレジスタ52は、データ取込タイミング制御信号loadにより設定されるデータ取込タイミングでシフトレジスタ51に保持されたデジタルデータdataをデータレジスタ53a〜53fにパラレルに転送する。カウンタ/デコーダ55は、水平同期信号h.syncのパルス数をカウントし、そのカウント値をデコードしてデコード信号ldを各データレジスタ53a〜53fに転送する。なお、カウンタ/デコーダ55は、垂直同期信号v.syncをリセットパルスrstとして受信してカウント値を初期化する。発振器56は、データレジスタ53a〜53fに取り込まれたデジタルデータdataの値に対応するPWMパルス信号を生成するための基準クロック信号clkを発生して、PWMジェネレータ54a〜54fに供給する。データレジスタ53a〜53fは、カウンタ/デコーダ55から転送されるデコード信号ldのタイミングでバッファレジスタ52からデジタルデータdataを各々取り込んで保持する。PWMジェネレータ54a〜54fは、データレジスタ53a〜53fに保持された各デジタルデータdataの各値に対応するPWMパルス信号PWM0〜PWM5を、発振器56から入力される基準クロック信号clkに基づいて生成する。
【0008】
図4は、図3に示したバックライト制御回路5aを含むバックライト制御ユニット5内の構成例を示す図である。図4に示すように、バックライト制御ユニット5は、複数のバックライト制御回路5a〜5jを備える。各バックライト制御回路5b〜5jは、図3に示した回路構成と同様である。このバックライト制御ユニット5は、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。バックライト制御ユニット5は、各バックライト制御回路5a〜5jがPWMパルス信号を出力する出力ラインを8本有し、バックライト制御回路同士は5本の信号ライン(クロック信号clock、デジタル映像データdata、データ取込タイミング制御信号load、垂直同期信号v.sync、水平同期信号h.sync、)により接続されている。バックライト制御ユニット5は、各バックライト制御回路5a〜5jが8本のPWMパルス信号を出力することにより、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして点灯・消灯を制御して、バックライトユニット6内の複数の光源を局所ブロック毎に輝度を制御する局所輝度制御(Local dimming)を実現している。
【0009】
また、液晶表示装置1では、1フレーム毎(例えば、16.7ms〜8.3ms)に映像信号に応じた10bit長のデジタルデータdataを100個前後転送する必要がある。したがって、上記図2に示した制御ロジック回路4とバックライト制御ユニット5の間では、1フレーム毎に10bit長のデジタルデータdataを100個前後シリアル転送することになる。また、制御ロジック回路4とバックライト制御ユニット5は、構造上別のプリント基板に配置されるため、基板間を接続する外部配線が必要になるが、その外部配線数を削減するためにシリアル転送が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【0010】
上記バックライト制御ユニット5では、映像信号に応じてバックライトユニット6内の複数の光源を局所ブロック毎に輝度制御するため、映像信号に応じたデジタルデータdataの値に対応するPWMパルス信号を、各バックライト制御回路内に設けた発振器56から発生する基準器ロック信号clkに基づいて生成している。この発振器56により発生される基準器クロック信号clkは、映像信号を転送する垂直同期信号v.syncとは異なるため、映像を表示制御するタイミングと、バックライトユニットの輝度を制御するタイミングが非同期になる虞がある。このような非同期状態が発生すると、LCDパネル7に表示する映像の品質を低下させる画面妨害となる可能性がある。この非同期状態を回避するためには、各バックライト制御回路内にPLL(Phase Locked Loop )回路等を更に設けて、基準器クロック信号clkの同期ずれを補正する必要がある。したがって、上記従来のバックライト制御ユニット5では、各バックライト制御回路内に発振器に加えてPLL回路も設けることになり、バックライト制御ユニットのコストを増加させる。また、上記図2に示した制御ロジック回路4とバックライト制御ユニット5の間では、デジタル映像データdataをシリアル転送するため、5本の外部配線が接続されているが、更に外部配線数を削減することが望ましい。
【0011】
本発明の目的は、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することを可能にするバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置を提供することである。
【課題を解決するための手段】
【0012】
本発明の一実施形態に係るバックライト制御回路によれば、複数の光源を有するバックライトユニットと、転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、前記転送クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、前記第1のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ/デコード回路と、前記シフトレジスタに保持されたデジタルデータを、前記カウンタ/デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、前記転送クロック信号を分周して第2のクロック信号を生成する第2の分周回路と、前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成する複数の制御信号生成回路と、を備えたことを特徴とする。
【0013】
また、前記シフトレジスタは、1フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、前記複数のデータレジスタは、1フレーム分の前記デジタルデータを各々分割して保持し、前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成してもよい。
【0014】
また、前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第2のクロック信号に基づいて各々生成してもよい。
【0015】
また、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続してもよい。
【0016】
また、本発明の一実施形態に係るバックライト装置によれば、複数の光源を有するバックライトユニットを備えるバックライト装置において、複数の請求項1に記載のバックライト制御回路を備え、前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とする。
【0017】
また、前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続してもよい。
【0018】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、複数の光源を有するバックライトユニットと、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項1に記載のバックライト制御回路を備えたことを特徴とする。
【0019】
また、本発明の一実施形態に係る液晶表示装置によれば、複数のゲートラインと、前記複数のゲートラインと直交する複数のデータラインと、前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、前記スイッチング素子に接続された液晶素子と、を備え、所定の画像を表示する液晶表示パネルを有する液晶表示装置において、請求項5に記載のバックライト装置を備えたことを特徴とする。
【0020】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、請求項1に記載のバックライト制御回路を備えたことを特徴とする。
【0021】
また、本発明の一実施形態に係る液晶表示装置によれば、液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、前記液晶表示パネルの損傷を防止するためのトップシャーシと、を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、請求項5に記載のバックライト装置を備えたことを特徴とする。
【発明の効果】
【0022】
本発明の一実施形態に係るバックライト制御回路、バックライト装置及びそれを用いた液晶表示装置によれば、バックライトユニット内の複数の光源を局所ブロック毎に輝度制御するバックライト制御回路において、構成要素とバックライト制御回路に接続する外部配線数とを共に削減することができる。
【発明を実施するための最良の形態】
【0023】
本発明の実施の形態について、以下、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
【0024】
以下、本発明の実施の形態に係るバックライト制御回路を適用した液晶表示装置について、図面を参照しながら詳細に説明する。
【0025】
図5は、本発明の実施の形態におけるバックライト制御回路を備えた液晶表示装置の概略構成を示す図である。なお、図5において、上記図1に示した液晶表示装置1と同一の構成部分には同一符号を付して、その構成説明を省略する。図5に示す液晶表示装置10は、タイミング制御回路3及び制御ロジック回路4を有する制御部2と、バックライト制御ユニット100と、バックライトユニット6と、LCDパネル7と、を備える。
【0026】
図6は、制御ロジック回路4とバックライト制御ユニット100との接続関係を示す図である。図6に示すように、制御ロジック回路4とバックライト制御ユニット100の間は、垂直同期信号v.sync、シリアル転送クロック信号clock、デジタルデータdataを各々シリアル転送する3本の外部配線により接続されている。なお、バックライト制御ユニット100内には、複数のバックライト制御回路100a〜100j(図8参照)が含まれる。
【0027】
図7は、バックライト制御ユニット100内に含まれる複数のバックライト制御回路100a〜100jのうち、バックライト制御回路100a内部の回路構成の一例を示す図である。なお、図7において、上記図3に示したバックライト制御回路5aと同一の構成部分には同一符号を付している。
【0028】
図7において、バックライト制御回路100aは、シフトレジスタ51と、データレジスタ53a〜53fと、PWMジェネレータ54a〜54fと、分周回路102,103と、カウンタ/デコーダ102と、を備える。
【0029】
シフトレジスタ51は、制御ロジック回路4から入力されるシリアル転送クロック信号clokに基づく所定のタイミングで、制御ロジック回路4から10bit長のデジタルデータdataを取り込んで保持する。また、シフトレジスタ51は、デジタルデータdataのバックライト制御回路100a〜100j間のシリアル転送出力を指示する内部ロードパルス信号data.0(後述する図10に示すSTHに相当)を生成して次段のバックライト制御回路100bに出力する。この内部ロードパルス信号data.0は、他のバックライト制御回路100b〜100d,100f〜100i内のシフトレジスタ51においても各々後段のバックライト制御回路100c〜100e,100g〜100jに出力される。
【0030】
分周回路101は、制御ロジック回路4から入力されるシリアル転送クロック信号clokを分周して、カウンタ/デコーダ102において生成されるデコード信号ldの基となる第1のクロック信号clk1を生成する。
【0031】
分周回路103は、制御ロジック回路4から入力されるシリアル転送クロック信号clokを分周して、PWMジェネレータ54a〜54fにおいて生成されるPWMパルス信号の基となる第2のクロック信号clk2を生成する。
【0032】
カウンタ/デコーダ102は、分周回路101から入力される第1のクロック信号clk1のパルス数をカウントし、そのカウント値をデコードしてデジタルデータdataの取り込みタイミングを設定するためのデコード信号ldを生成して各データレジスタ53a〜53fに転送する。また、カウンタ/デコーダ102は、制御ロジック回路4から入力される垂直同期信号v.syncをリセットパルスrstとして受信してカウント値を初期化する。
【0033】
データレジスタ53a〜53fは、カウンタ/デコーダ102から転送されるデコード信号ldのタイミングでシフトレジスタ51に保持された10bit長のデジタルデータdataを各々順次取り込んで保持する。
【0034】
PWMジェネレータ54a〜54fは、データレジスタ53a〜53fに保持された各デジタルデータdataの値に対応するPWMパルス信号PWM0〜PWM5を、分周回路103から入力される第2のクロック信号clk2に基づいて生成する。
【0035】
以上のように、図6に示したバックライト制御回路100aでは、シリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。このように構成することにより、上記従来の図3に示したバックライト制御回路5bのように発振器56を設ける必要がなくなるとともに、同期ずれを補正するためのPLL回路等も設ける必要がなくなる。また、分周回路101,103は、共にシリアル転送クロック信号clokを分周して第1のクロック信号clk1と第2のクロック信号clk2を生成しているため、デジタルデータdataを転送する際の同期ずれを回避することが可能になる。
【0036】
図7に示すバックライト制御回路100aでは、PWMパルス信号PWM0〜PWM5を生成するものとして、データレジスタ53a〜53f及びPWMジェネレータ54a〜54fを6回路分有する例を示している。しかし、後述する図8に示すバックライト制御回路100a〜100jの構成では、各バックライト制御回路が8本分のPWMパルス信号を出力する構成を取るため、図7のバックライト制御回路100aでは、実際には、8回路分のデータレジスタ及びPWMジェネレータを有するものとする。すなわち、図7に示すバックライト制御回路100aでは、2回路分のデータレジスタ及びPWMジェネレータの図示は省略している。
【0037】
図8は、図7に示したバックライト制御回路100aを含むバックライト制御ユニット100内の構成例を示す図である。図8に示すように、バックライト制御ユニット100は、複数のバックライト制御回路100a〜100jを備える。各バックライト制御回路100b〜100jは、図7に示した回路構成と同様である。このバックライト制御ユニット100は、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして、各局所ブロックの輝度を制御する場合の構成を示すものである。
【0038】
バックライト制御ユニット100は、各バックライト制御回路100a〜100jがPWMパルス信号を出力する出力ラインを8本有し、バックライト制御回路同士は3本の信号ライン(シリアル転送クロック信号clock、デジタル映像データdata、垂直同期信号v.sync)により接続されている。バックライト制御ユニット100は、バックライト制御回路100a〜100jを10回路として構成することにより、バックライトユニット6内の複数の光源を横10縦8の局所ブロックとして点灯・消灯を制御して、バックライトユニット6内の局所ブロック毎に輝度を制御する局所輝度制御を実現する。
【0039】
また、バックライト制御回路100a〜100jから各々出力される8本分のPWMパルス信号は、図8に示すように、PWMパルス信号PWM[0..7]、PWMパルス信号PWM[8..15]、PWMパルス信号PWM[16..23]、PWMパルス信号PWM[24..31]、PWMパルス信号PWM[32..39]、PWMパルス信号PWM[40..47]、PWMパルス信号PWM[48..55]、PWMパルス信号PWM[56..63]、PWMパルス信号PWM[64..71]、PWMパルス信号PWM[72..79]であるものとする。したがって、各バックライト制御回路100a〜100jは、バックライトユニット6内の複数の光源に対してRow方向に8本分のPWMパルス信号を各々出力することにより、横10縦8の局所ブロック毎に輝度制御を行うものとする。
【0040】
次に、バックライト制御ユニット100の動作例について、図9及び図10に示すタイミングチャートを参照して説明する。図9において、(a)及び(d)はシリアル転送クロック信号clockの波形を示す図、(b)は垂直同期信号v.sync/リセット信号rstの波形を示す図、(c)及び(e)はデジタルデータdataの波形を示す図、(f)は内部ロードパルス信号ld(STH:図10参照)の波形を示す図である。
【0041】
図10において、(a)は各バックライト制御回路100a〜100jにおいて10bit長のデジタルデータdataが1フレーム分転送される状態を模式的に示す図、(b)は1フレーム分の100bit長のデジタルデータdataが転送される状態を模式的に示す図である。
【0042】
なお、図9及び図10では、バックライトユニット6内の複数の光源を横10縦8に分割した局所ブロック毎に輝度制御を実行することを前提とした場合のバックライト制御ユニット100内の主な概略動作を示している。以下の動作では、各バックライト制御回路100a〜100jは、各々8回路分のデータレジスタ53a〜53h及びPWMジェネレータ54a〜54hを備えるものとして説明する。
【0043】
また、各バックライト制御回路100a〜100jでは、1フレーム毎に10bit長のデジタルデータdataを10個ずつシリアル転送する際に、シリアル転送クロック信号clockを128クロックclk分用いて転送するものとする。このため、図9に示すタイミングチャートでは、(c)及び(e)に示す10bit×10個分のデジタルデータdataをシリアル転送する前に、28bit長のダミーデータdummyを挿入する例を示す。
【0044】
まず、バックライト制御ユニット100には、制御ロジック回路4から図9(a)〜(c)に示すシリアル転送クロック信号clock、垂直同期信号v.sync/リセット信号rstが入力されるとともに、28bitのダミーデータdummyと10bit×10個分のデジタルデータdataが順次入力される。この28bitのダミーデータdummyと10bit×10個分のデジタルデータdataは、1フレーム分の映像信号に対応するシリアル転送データであるものとする。
【0045】
各バックライト制御回路100a〜100jでは、シリアル転送クロック信号clockに基づく所定のタイミングでシフトレジスタ51によりダミーデータdummyを含む10bit×10個分のデジタルデータdataが順次取り込まれて保持される。図9(c)及び(e)では、デジタルデータdataとして、28bit長のダミーデータdummy(28clk)と、実際の10bit長×10個分のデジタルデータR0C9(10clk)〜R0C0(10clk)が処理される場合を示している。
【0046】
各バックライト制御回路100a〜100jでは、分周回路101によりシリアル転送クロック信号clockが分周されて第1のクロック信号clk1が生成されるとともに、分周回路103によりシリアル転送クロック信号clockが分周されて第2のクロック信号clk2が生成される。第1のクロック信号clk1は、カウンタ/デコーダ102によりクロック数(10clk)がカウントされ、このカウント値がデコードされてデコード信号ldが複数のデータレジスタに転送される。また、各バックライト制御回路100a〜100jでは、シフトレジスタ51により1フレームに相当するクロック数として128clk毎に図9(f)に示す内部ロードパルス信号data.0(STH)が出力される。
【0047】
次いで、各バックライト制御回路100a〜100jのデータレジスタ53a〜53hでは、カウンタ/デコーダ102から転送されるデコード信号ldのタイミングでシフトレジスタ51に保持された10bit×10個分のデジタルデータdataが10bitずつ順次取り込まれて保持される。
【0048】
次いで、各バックライト制御回路100a〜100jのPWMジェネレータ54a〜54hでは、データレジスタ53a〜53hに順次保持される10bit長の各デジタルデータdataの値に対応する各PWMパルス信号が、分周回路103から入力される第2のクロック信号clk2に基づいて順次生成される。すなわち、図8に示したように、各バックライト制御回路100a〜100jからは、各々8本分のPWMパルス信号PWM[0..7]、PWMパルス信号PWM[8..15]、PWMパルス信号PWM[16..23]、PWMパルス信号PWM[24..31]、PWMパルス信号PWM[32..39]、PWMパルス信号PWM[40..47]、PWMパルス信号PWM[48..55]、PWMパルス信号PWM[56..63]、PWMパルス信号PWM[64..71]、PWMパルス信号PWM[72..79]が出力される。
【0049】
次に、バックライト制御ユニット100全体の動作例について、図10に示すタイミングチャートを参照して説明する。図10(a)に示すように、各バックライト制御回路100a〜100jのシフトレジスタ51では、1フレーム分の映像信号に対応する10bit長×10個分のデジタルデータdataが保持される。そして、各バックライト制御回路100a〜100j内では、上記図9において説明したデータレジスタ53a〜53h及びPWMジェネレータ54a〜54hの各動作により、図10(a)に示すRow0〜Row7方向に10bit長のデジタルデータdata(図中の「00」〜「79」)がパラレルに順次保持されて、その各デジタルデータdataの値に応じたPWMパルス信号が生成される。
【0050】
次いで、各バックライト制御回路100a〜100jでは、図10(a)に示す100bit分のデジタルデータdata、すなわち、1フレーム分の映像信号に対応する局所輝度制御が終了するタイミングで、内部ロードパルス信号data.0として、STH=0〜7が各々出力される。この内部ロードパルス信号data.0であるSTH=0〜7により、1フレーム単位にデジタルデータdataが処理される際の動作例を図10(b)に示す。
【0051】
以上のように、バックライト制御ユニット100において、1フレーム分の映像信号に応じた各10bit長のデジタルデータdataの値に応じたPWMパルス信号を生成することにより、1フレーム分の映像信号を表示する際に、バックライトユニット6内の複数の光源を横10縦8の局所ブロックに分割して、局所ブロック毎に表示される映像に応じた最適な輝度制御が可能になる。
【0052】
以上のように、本実施の形態に係る液晶表示装置10内のバックライト制御ユニット100では、内蔵するバックライト制御回路100a〜100j毎にシリアル転送クロック信号clokを分周してデコード信号ldの基となる第1のクロック信号clk1を生成する分周回路101と、シリアル転送クロック信号clokを分周してPWMパルス信号の基となる第2のクロック信号clk2を生成する分周回路103と、を設けた。このように構成することにより、上記従来の図3に示したバックライト制御回路5bのように発振器56を設ける必要がなくなるとともに、同期ずれを補正するためのPLL回路等も設ける必要がなくなる。その結果、バックライト制御ユニット100を構成する要素を削減でき、コストを低減することが可能になる。
【0053】
また、分周回路101,103は、共にシリアル転送クロック信号clokを分周して第1のクロック信号clk1と第2のクロック信号clk2を生成しているため、デジタルデータdataを転送する際の同期ずれを回避することが可能になる。
【0054】
さらに、本実施の形態に係る液晶表示装置10内のバックライト制御ユニット100では、上記局所輝度制御に関してバックライト制御ユニット100の内外でシリアル転送する信号は垂直同期信号v.sync、シリアル転送クロック信号clock、デジタルデータdataだけである。このため、バックライト制御ユニット100の内外で接続する外部配線の数を3本に削減することが可能になった。
【0055】
次に、上記図8に示したバックライト制御ユニット100を含む液晶表示装置について図11に示すブロック図を参照して説明する。図11に示すように、液晶表示装置400は、AC/DC電源装置410と、LCDモジュール部420と、バックライト制御ユニット501と、バックライトユニット501と、を備える。
【0056】
AC/DC電源装置410は、コンセント411、AC/DC整流部412、及びDC/DCコンバータ413から構成され、外部の商用交流電源電圧100V又は240Vを直流電源電圧に変換してLCDモジュール部420に出力する。
【0057】
LCDモジュール部420は、DC/DCコンバータ421、共通電極電圧発生部(Vcom発生部)422、γ電圧発生部423、LCDパネル部424、及びバックライト装置500から構成され、外部のグラフィックコントローラ(図示せず)から入力される画像データに応じた画像を表示する。
【0058】
共通電極電圧発生部422は、DC/DCコンバータ421においてレベル変換されて供給される直流電圧に基づいて共通電極電圧Vcomを発生してLCDパネル部424に出力する。
【0059】
γ電圧発生部423は、DC/DCコンバータ421においてレベル変換された直流電圧に基づいてγ電圧Vddを発生してLCDパネル部424に供給する。図11では、共通電極電圧発生部422とγ電圧発生部423がLCDパネル部424から分離されている例を示したが、これらをLCDパネル部424に含ませて構成することもできる。
【0060】
バックライト装置500は、バックライト制御ユニット501及びバックライトユニット502から構成される。バックライト制御ユニット501には、上記図8に示したバックライト制御回路100a〜100jが含まれる。バックライトユニット502には、複数のLED等の複数の光源が含まれる。
【0061】
液晶表示装置400は、バックライト制御ユニット501内のバックライト制御回路100a〜100j毎に上述したシフトレジスタ51、データレジスタ53a〜53h、PWMジェネレータ54a〜54h、分周回路101,103、及びカウンタ/デコーダ102を備えることにより、上述したPWMパルス信号をバックライトユニット502に出力して、バックライトユニット502内の複数の光源を局所ブロック毎に輝度制御を実行する。なお、AC/DC電源装置410をLCDモジュール部420に内蔵させてもよい。
【0062】
図12は、本実施の形態に係る液晶表示装置の構造を示す分解斜視図である。図12は、液晶表示装置の回路構成ではなく、機構を図示したものである。図12に示すように、液晶表示装置700は、バックライトアセンブリ710、ディスプレイユニット770及び収納容器780を備える。バックライトアセンブリ710には、複数のLED等の複数の光源が含まれる。
【0063】
ディスプレイユニット770は、映像を表示する液晶表示パネル771、液晶表示パネル771を駆動するための駆動信号を出力するデータ印刷回路772及びゲート印刷回路773を含む。データ印刷回路772及びゲート印刷回路773は、それぞれデータテープキャリアパッケージ(Tape Carrier Package、以下、TCPという)774及びゲートTCP775を通じて液晶表示パネル771と電気的に連結される。
【0064】
液晶表示パネル771は、薄膜トランジスタ(以下、TFTという)基板776、TFT基板776に対向して結合されるカラーフィルタ基板777及び両基板776、777の間に介在されて液晶778を含む。
【0065】
TFT基板776は、例えば、スイッチング素子であるTFT(図示せず)がマトリクス状に形成された透明なガラス基板である。TFTのソース及びゲート端子には、それぞれデータ及びゲートラインが接続され、ドレイン端子には透明な導電性材質からなる共通電極(図示せず)が形成される。
【0066】
カラーフィルタ基板777は、例えば、色画素であるRGB画素(図示せず)が薄膜工程によって形成された基板である。カラーフィルタ基板777は、透明な導電性材質からなる共通電極(図示せず)が形成される。
【0067】
収容容器780は、底面781及び底面781のエッジ部に収納空間を形成するために形成された側壁782により構成される。収容容器780は、バックライトアセンブリ710及び液晶表示パネル771が移動しないように固定する。
【0068】
底面781は、バックライトアセンブリ710が装着されるのに十分な底面面積を有し、バックライトアセンブリ710と同じ構成を有することが好ましい。この例では、底面781及びバックライトアセンブリ710は、四角いプレート形状を有する。側壁782は、バックライトアセンブリ710が外部に離脱することのないように底面781のエッジ部から略垂直に延長される。
【0069】
この例における液晶表示装置700は、バックライト制御ユニット760及びトップシャーシ790をさらに含む。
【0070】
バックライト制御ユニット760は、収容容器780の外部に配置され、バックライトアセンブリ710を駆動するためのPWMパルス信号を発生させる。インバータ760から発生されたPWMパルス信号は、第1電源印加線763及び第2電源印加線764を通じてバックライトアセンブリ710に印加される。第1電源印加線763及び第2電源印加線764は、バックライトアセンブリ710の両側部に形成された第1電極740a及び第2電極740bに直接接続してもよいし、別の部材(図示せず)を利用して第1電極740a及び第2電極740bに接続してもよい。また、上述のバックライト制御回路100a〜100jは、バックライト制御ユニット760に内蔵される。
【0071】
トップシャーシ790は、液晶表示パネル771のエッジ部を囲みながら収容容器780に結合される。トップシャーシ790を設けることにより、外部からの衝撃に対する液晶表示パネル771の破損を防止し、液晶表示パネル771が収容容器780から離脱することを防止することができる。
【0072】
この液晶表示装置700は、バックライトアセンブリ710から出射される光の特性を向上させるための少なくとも一枚の光学シート795をさらに含んでもよい。光学シート795は、光を拡散するための拡散シート又は光を集光するためのプリズムシートを含んでもよい。
【0073】
なお、上記実施の形態に示した液晶表示装置では、バックライトユニット6は、複数の光源としてLEDを用いた場合を示したが、PWMパルス信号により制御可能な光源であれば本発明のバックライト制御ユニットは適用可能であり、LEDに限定するものではない。
【図面の簡単な説明】
【0074】
【図1】従来の液晶表示装置の概略構成例を示す図である。
【図2】従来の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図3】従来のバックライト制御回路の回路構成を示す図である。
【図4】従来のバックライト制御ユニットの回路構成を示す図である。
【図5】本発明の一実施の形態に係る液晶表示装置の概略構成を示す図である。
【図6】本発明の一実施の形態に係る図5の制御ロジック回路とバックライト制御ユニットとの接続関係を示す図である。
【図7】本発明の一実施の形態に係るバックライト制御回路の回路構成を示す図である。
【図8】本発明の一実施の形態に係るバックライト制御ユニットの回路構成を示す図である。
【図9】本発明の一実施の形態に係る(a)及び(d)はシリアル転送クロック信号clockの波形を示す図、(b)は垂直同期信号v.sync/リセット信号rstの波形を示す図、(c)及び(e)はデジタルデータdataの波形を示す図、(f)は内部ロードパルス信号data.0の波形を示す図である。
【図10】本発明の一実施の形態に係る(a)は各バックライト制御回路において10bit長のデジタルデータdataが1フレーム分転送される状態を模式的に示す図、(b)は1フレーム分の100bit長のデジタルデータdataが転送される状態を模式的に示す図である。
【図11】本発明の一実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図12】本発明の一実施の形態に係る液晶表示装置の構造を示す分解斜視図である。
【符号の説明】
【0075】
10、400、700 液晶表示装置
4 制御ロジック回路
5、501、760 バックライト制御ユニット
6、502 バックライトユニット
7 LCDパネル
53a〜53h データレジスタ
54a〜54h PWMジェネレータ
101、103 分周回路
102 カウンタ/デコーダ
710 バックライトアセンブリ
770 ディスプレイユニット
771 液晶表示パネル
772 データ印刷回路
773 ゲート印刷回路
780 収容容器
790 トップシャーシ
【特許請求の範囲】
【請求項1】
複数の光源を有するバックライトユニットと、
転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、
前記転送クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、
前記第1のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ/デコード回路と、
前記シフトレジスタに保持されたデジタルデータを、前記カウンタ/デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、
前記転送クロック信号を分周して第2のクロック信号を生成する第2の分周回路と、
前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成する複数の制御信号生成回路と、
を備えることを特徴とするバックライト制御回路。
【請求項2】
前記シフトレジスタは、1フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、
前記複数のデータレジスタは、1フレーム分の前記デジタルデータを各々分割して保持し、
前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成することを特徴とする請求項1に記載のバックライト制御回路。
【請求項3】
前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第2のクロック信号に基づいて各々生成することを特徴とする請求項1又は2に記載のバックライト制御回路。
【請求項4】
前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続したことを特徴とする請求項1乃至3の何れか1項に記載のバックライト制御回路。
【請求項5】
複数の光源を有するバックライトユニットを備えるバックライト装置において、
複数の請求項1に記載のバックライト制御回路を備え、
前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とするバックライト装置。
【請求項6】
前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続したことを特徴とする請求項5に記載のバックライト装置。
【請求項7】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、
複数の光源を有するバックライトユニットと、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項1に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項8】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項5に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【請求項9】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、
複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、
請求項1に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項10】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、
請求項5に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【請求項1】
複数の光源を有するバックライトユニットと、
転送クロック信号に基づいて映像信号に対応するデジタルデータを一定期間毎に取り込んで保持するシフトレジスタと、
前記転送クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、
前記第1のクロック信号のクロック数をカウントし、該カウント値をデコードして前記デジタルデータを取り込むタイミングを設定するカウンタ/デコード回路と、
前記シフトレジスタに保持されたデジタルデータを、前記カウンタ/デコード回路により設定されるタイミングで各々保持する複数のデータレジスタと、
前記転送クロック信号を分周して第2のクロック信号を生成する第2の分周回路と、
前記複数のデータレジスタに保持された各デジタルデータに応じて前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成する複数の制御信号生成回路と、
を備えることを特徴とするバックライト制御回路。
【請求項2】
前記シフトレジスタは、1フレーム分の前記デジタルデータを取り込んで前記複数のデータレジスタに対して並行して転送し、
前記複数のデータレジスタは、1フレーム分の前記デジタルデータを各々分割して保持し、
前記複数の制御信号生成回路は、前記複数のデータレジスタに保持された各デジタルデータに応じて、前記複数の光源の輝度を局所的に制御する輝度制御信号を、前記第2のクロック信号に基づいて各々生成することを特徴とする請求項1に記載のバックライト制御回路。
【請求項3】
前記複数の制御信号生成回路は、前記保持されたデジタルデータに応じた変調パルス信号を前記第2のクロック信号に基づいて各々生成することを特徴とする請求項1又は2に記載のバックライト制御回路。
【請求項4】
前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに入力する複数の外部配線を接続したことを特徴とする請求項1乃至3の何れか1項に記載のバックライト制御回路。
【請求項5】
複数の光源を有するバックライトユニットを備えるバックライト装置において、
複数の請求項1に記載のバックライト制御回路を備え、
前記複数のバックライト制御回路は、前記複数の光源の輝度を局所的に制御する局所輝度制御を実行することを特徴とするバックライト装置。
【請求項6】
前記複数のバックライト制御回路の間は、前記転送クロック信号、前記デジタルデータ、及び前記垂直同期信号を各々シリアルに転送する外部配線により接続したことを特徴とする請求項5に記載のバックライト装置。
【請求項7】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、
複数の光源を有するバックライトユニットと、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項1に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項8】
複数のゲートラインと、
前記複数のゲートラインと直交する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインに各々接続されたスイッチング素子と、
前記スイッチング素子に接続された液晶素子と、を備え、
所定の画像を表示する液晶表示パネルを有する液晶表示装置において、
請求項5に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【請求項9】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、
複数の放電管を有するバックライトアセンブリと、前記バックライトアセンブリが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトアセンブリとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、
請求項1に記載のバックライト制御回路を備えることを特徴とする液晶表示装置。
【請求項10】
液晶表示パネルと前記液晶表示パネルに接続されるデータ回路及びゲート回路とを有するディスプレイユニットと、
複数の光源を有するバックライトユニットと、前記バックライトユニットが収納される収納容器と、
前記液晶表示パネルの損傷を防止するためのトップシャーシと、
を備え、前記液晶表示パネルと前記バックライトユニットとの間に少なくとも1枚の光学シートが配置される液晶表示装置であって、
請求項5に記載のバックライト装置を備えることを特徴とする液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−199039(P2009−199039A)
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願番号】特願2008−54597(P2008−54597)
【出願日】平成20年3月5日(2008.3.5)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願日】平成20年3月5日(2008.3.5)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
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