パイプライン型Ａ／Ｄ変換回路
【課題】セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路を提供する。
【解決手段】パイプライン型Ａ／Ｄ変換回路において、各段のＡ／Ｄ変換回路部に、複数の比較器を含み、入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からのデジタル信号を、正負の参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、アナログ制御信号に基づき、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅してＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、後段側の乗算型Ｄ／Ａ変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブＡ／Ｄ変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、正負の参照電圧の中間電圧値に予め充電するプリチャージ回路と、を設け、セットリング誤差を線形化する。
【解決手段】パイプライン型Ａ／Ｄ変換回路において、各段のＡ／Ｄ変換回路部に、複数の比較器を含み、入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からのデジタル信号を、正負の参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、アナログ制御信号に基づき、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅してＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、後段側の乗算型Ｄ／Ａ変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブＡ／Ｄ変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、正負の参照電圧の中間電圧値に予め充電するプリチャージ回路と、を設け、セットリング誤差を線形化する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パイプライン型Ａ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来、パイプライン型Ａ／Ｄ変換回路は、通信用、画像用等の高速で高分解能なＡ／Ｄ変換回路として広く用いられている。このパイプラインＡ／Ｄ変換器に対しては、高速化と共に低消費電力化も求められている。
【０００３】
図１７には、従来のパイプライン型Ａ／Ｄ変換回路の構成を示している。パイプライン型Ａ／Ｄ変換回路９１０は、サンプルホールド回路１１と、複数段設けられるＡ／Ｄ変換回路部９２０−１〜９２０−ｋを備えて構成される。Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、互いに縦続接続されている。また、Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、それぞれ基本演算回路としてのパイプラインステージとして機能する。以下の説明では、Ａ／Ｄ変換回路部９２０−ｉ（ｉは１〜ｋの整数）を第ｉステージと呼ぶ。Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、サンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３及び残余ゲインアンプ２４を備えて構成される。サンプルホールド部２１は、入力信号Ｖ１をサンプルホールドする。ＡＤＣ２２は、アナログ入力信号Ｖ１をｎ１ビットのデジタル信号に変換して出力する。ＤＡＣ２３は、ＡＤＣ２２により変換されたデジタル信号をアナログ信号に変換する。残余ゲインアンプ２４は、サンプルホールド部２１によりサンプルホールドされた信号からＤＡＣ２３の出力する信号を減算した結果を増幅して出力信号Ｖ２として出力する。また、サンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３及び残余ゲインアンプ２４をまとめて乗算型Ｄ／Ａ変換回路（Multiplying Digital to Analog Converter, ＭＤＡＣ）と呼ぶこともある。
【０００４】
図１８に示すように、それぞれのパイプラインステージは、一定の時間周期で回路の接続をスイッチで切り替えることにより、サンプルフェーズ動作と増幅フェーズ動作を交互に繰り返す。すなわち、図１８（ａ）に示すように、第（ｉ−１）ステージがサンプルフェーズで動作するときは、その後段の第ｉステージは増幅フェーズで動作する。逆に、図１８（ｂ）に示すように、第（ｉ−１）ステージが増幅フェーズで動作するときは、第ｉステージはサンプルフェーズで動作する。サンプルフェーズは、入力電圧ＶＩＮにより、サンプリングキャパシタＣ１及びＣ２を充電することにより、入力電圧ＶＩＮをサンプルするフェーズである。このとき、Ｃ１とＣ２のボトムプレートは入力ＶＩＮに、Ｃ１とＣ２のトッププレートは基準電位ＧＮＤに接続されると共に演算増幅器Ａの反転入力に接続される。増幅フェーズは、サンプルフェーズにおいてＣ１及びＣ２にサンプルされた電圧を増幅し、後段のステージに出力するフェーズである。より具体的には、ＤＡＣ２３の出力とＣ１のボトムプレートとを接続すると共にＣ２のボトムプレートと演算増幅器Ａの出力とを接続し、Ｃ１とＣ２のトッププレートを基準電位ＧＮＤから切り離すことにより、理想的にはＶＯＵＴ＝−ＶＤＡＣ＋２ＶＩＮを満たすＶＯＵＴを後段のステージに出力する。このようなパイプライン型Ａ／Ｄ変換回路の例として、特許文献１に記載のパイプライン型Ａ／Ｄ変換回路がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４１８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記で説明したパイプライン型Ａ／Ｄ変換回路において、図１８（ｂ）に示すように、第（ｉ−１）ステージが増幅フェーズのとき、第ｉステージはサンプルフェーズで動作する。このため、第（ｉ−１）ステージが増幅フェーズに切り替えられると共に第ｉステージがサンプルフェーズに切り替えられると、演算増幅器Ａ（ｉ−１）は、第ｉステージのサンプリングキャパシタＣ１’及びＣ２’を、所定の演算結果に対応する電圧まで充電する。このとき、充電にかかる時間は、第ｉステージがサンプルフェーズに切り替えられる前にＣ１’及びＣ２’に蓄えられていた電荷によって変動する。この蓄えられていた電荷と、充電後の目標となる電荷の差が大きいほど、充電が完了するまでのセットリング時間がかかる。短い時間で充電を行い、パイプライン型Ａ／Ｄ変換回路のサンプリング速度を高めるためには、演算増幅器Ａに流すバイアス電流を増やす必要があるが、この場合、消費電力が大きくなってしまう。
【０００７】
ここで、充電時間が不十分な場合、充電時間終了時の実際の電圧値と目標電圧値の間の誤差であるセットリング誤差が生じる。図１９に、一般的なパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す。ここで、Ｖｒは、ＤＡＣ２３の出力する参照電圧である。図１９に示されるように、セットリング誤差Ｅｓｔは、入力電圧Ｖｉｎに対して非線形となる。
【０００８】
セットリング誤差が入力電圧Ｖｉｎに対して非線形となる理由は、以下の通りである。演算増幅器Ａは、増幅フェーズにおいては、正の入力と負の入力の電位差である入力電位差を小さくするように動作する。ここで、充電開始時には、入力電位差が大きく、演算増幅器Ａは、出力電流が入力電位差によらず一定となるスルーイング領域で動作する。一方、充電が進むと、入力電位差が小さくなり、演算増幅器Ａは、出力電流が入力電位差に比例するトランスコンダクタンス領域で動作する。このような２つの領域での動作が複合されるため、セットリング誤差は、入力電圧Ｖｉｎに対して非線形となる。
【０００９】
図１９に示されるような非線形なセットリング誤差を補正するには、複雑な回路構成が必要となるため、セットリング誤差は入力電圧Ｖｉｎに対して線形であることが好ましい。セットリング誤差を線形化する方法として、特許文献１のように、演算増幅器Ａに、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作しない演算増幅器を使用する方法がある。しかし、この方法には、演算増幅器Ａに定電流源を設けないため、ＰＳＲＲが悪化するという問題点がある。
【００１０】
そこで、本発明は、上記の問題点を解決するためのものであって、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明のパイプライン型Ａ／Ｄ変換回路は、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、互いに縦続接続された複数段のＡ／Ｄ変換回路部を含み、サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換回路と、を備えたパイプライン型Ａ／Ｄ変換装置において、各段のＡ／Ｄ変換回路部は、複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、アナログ制御信号に基づいて、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、後段側の乗算型Ｄ／Ａ変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブＡ／Ｄ変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、を有することを特徴とする。
【００１２】
このようなパイプライン型Ａ／Ｄ変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧の上限と下限との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１３】
ここで、プリチャージ回路は、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第１の制御スイッチと、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第２の制御スイッチと、を有しており、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で第１の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって充電を行うことが好ましい。
【００１４】
このようなパイプライン型Ａ／Ｄ変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。
【００１５】
また、Ａ／Ｄ変換回路部のうち初段のＡ／Ｄ変換回路部が有するサブＡ／Ｄ変換回路は、それぞれ、各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、Ａ／Ｄ変換回路部のうち、初段以外のＡ／Ｄ変換回路部が有するサブＡ／Ｄ変換回路は、それぞれ−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器を含み、プリチャージ回路は、比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することが好ましい。
【００１６】
このようなパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器、または−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１７】
また、サブＡ／Ｄ変換回路は、それぞれ、各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、プリチャージ回路は、５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することが好ましい。
【００１８】
このようなパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１９】
また、互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、誤差補正回路のうち、初段の誤差補正回路は、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路が出力するデジタル信号と、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路に含まれる比較器が出力する比較結果信号と、を用いてＡ／Ｄ変換回路部よりも後段にあるＡ／Ｄ変換回路部が出力する入力信号を補正し、誤差補正回路のうち、初段以外の誤差補正回路は、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路が出力するデジタル信号と、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路に含まれる比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された入力信号とを用いて、Ａ／Ｄ変換回路部が出力する入力信号を補正することが好ましい。
【００２０】
これによれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型Ａ／Ｄ変換回路が得られる。
【発明の効果】
【００２１】
本発明によれば、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成を示す図である。
【図２】本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成と動作を示す図である。
【図３】ＦＡＤＣの回路構成を示す図である。
【図４】演算増幅器によるサンプリングキャパシタの充電動作を示す図である。
【図５】乗算型Ｄ／Ａ変換回路の入出力特性とサンプリングキャパシタの充電電圧を示す図である。
【図６】本実施形態に係るパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す図である。
【図７】参照電圧発生回路を示す図である。
【図８】参照電圧発生回路に入力されるクロックの波形を示す図である。
【図９】参照電圧発生回路の動作を示す図である。
【図１０】参照電圧発生回路の動作を示す図である。
【図１１】乗算型Ｄ／Ａ変換回路の有限利得誤差とセットリング誤差とを示す図である。
【図１２】サブＡ／Ｄ変換回路の入出力特性を示す図である。
【図１３】デジタル誤差補正回路の構成を示す図である。
【図１４】デジタル誤差補正回路を用いた補正の有無による積分非直線性の違いを示す図である。
【図１５】乗算型Ｄ／Ａ変換回路の誤差を示す図である。
【図１６】デジタル誤差補正回路における補正段数と積分非直線性の関係を示す図である。
【図１７】従来のパイプライン型Ａ／Ｄ変換回路の構成を示す図である。
【図１８】従来のパイプライン型Ａ／Ｄ変換回路の動作を示す図である。
【図１９】従来のパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら本発明によるパイプライン型Ａ／Ｄ変換回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２４】
本実施形態に係るパイプライン型Ａ／Ｄ変換回路も、図１７に示す従来のパイプライン型Ａ／Ｄ変換回路１０と同様のブロック構成をとっている。すなわち、本実施形態に係るパイプライン型Ａ／Ｄ変換回路１０は、図１に示すように、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路１１と、複数段設けられるＡ／Ｄ変換回路部２０−１〜２０−ｋを備えて構成され、Ａ／Ｄ変換回路部２０−１〜２０−ｋは、互いに縦続接続されている。本実施形態のパイプライン型Ａ／Ｄ変換回路のＡ／Ｄ変換回路部２０−１〜２０−ｋと、従来のパイプライン型Ａ／Ｄ変換回路のＡ／Ｄ変換回路部９２０−１〜９２０−ｋとの違いは、以下で詳述する。
【００２５】
図２は、本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成と動作を示す図である。本図においては、図１８と同様に、第（ｉ−１）ステージと第ｉステージとを示している。第（ｉ−１）ステージは、サンプリングキャパシタＣ１及びＣ２と、演算増幅器Ａ（ｉ−１）と、ＤＡＣ２３（ｉ−１）と、ＦＡＤＣ２５と、ｐｃＤＡＣ２６から構成される。第ｉステージは、サンプリングキャパシタＣ１’及びＣ２’と、演算増幅器Ａ（ｉ）と、ＤＡＣ２３（ｉ）と、ＦＡＤＣ２５（ｉ）（図示略）と、ｐｃＤＡＣ２６（ｉ）（図示略）から構成される。
【００２６】
図２（ａ）は、第（ｉ−１）ステージがサンプルフェーズで動作し、第ｉステージが増幅フェーズで動作しているところを示している。サンプルフェーズと増幅フェーズについては、本実施形態のパイプライン型Ａ／Ｄ変換回路は、従来のパイプライン型Ａ／Ｄ変換回路と同様の動作を行う。
【００２７】
次に、図２（ｂ）は、本実施形態のパイプライン型Ａ／Ｄ変換回路の第（ｉ−１）ステージが増幅フェーズに移る直前、すなわち第ｉステージがサンプルフェーズに移る直前の状態を示す。この状態での動作をプリチャージ動作と称し、この動作段階をプリチャージフェーズと称する。このプリチャージフェーズにおいて、第（ｉ−１）ステージの入力ＶＩＮはＦＡＤＣ（サブＡ／Ｄ変換回路）２５に接続され、ＦＡＤＣ２５の出力はｐｃＤＡＣ２６に入力される。
【００２８】
ＦＡＤＣ２５について、図３を用いて説明する。図３は、ＦＡＤＣ２５の構成を示す図である。ＦＡＤＣ２５は、５つの比較器２５１〜２５５を備えて構成されている。入力Ｖｉｎは、５つの比較器２５１〜２５５の非反転入力に接続されている。比較器２５１の反転入力には電圧−Ｖｒ／４の電圧源が接続されている。なお、Ｖｒは、ＡＤＣ２２でのＡ／Ｄ変換の基準値として用いられる基準電圧である。比較器２５１は、Ｖｉｎを−Ｖｒ／４と比較して、比較結果に応じた２値信号を出力Ｄ１に出力する。比較器２５１は、Ｖｉｎが−Ｖｒ／４よりも大きければハイレベルの信号を出力し、Ｖｉｎが−Ｖｒ／４よりも小さければローレベルの信号を出力する。比較器２５２の反転入力には電圧Ｖｒ／４の電圧源が接続されている。比較器２５２は、ＶｉｎをＶｒ／４と比較して、比較結果に応じた２値信号を出力Ｄ２に出力する。比較器２５２は、ＶｉｎがＶｒ／４よりも大きければハイレベルの信号を出力し、ＶｉｎがＶｒ／４よりも小さければローレベルの信号を出力する。比較器２５３は、Ｖｉｎを−Ｖｒ／２と比較して、比較結果に応じた２値信号を出力Ｄ３に出力する。比較器２５３は、Ｖｉｎが−Ｖｒ／２よりも大きければハイレベルの信号を出力し、Ｖｉｎが−Ｖｒ／２よりも小さければローレベルの信号を出力する。比較器２５４の反転入力には電圧Ｖｒ／２の電圧源が接続されている。比較器２５４は、ＶｉｎをＶｒ／２と比較して、比較結果に応じた２値信号を出力Ｄ４に出力する。比較器２５４は、ＶｉｎがＶｒ／２よりも大きければハイレベルの信号を出力し、ＶｉｎがＶｒ／２よりも小さければローレベルの信号を出力する。比較器２５５の反転入力には電圧０の電圧源が接続されている。比較器２５５は、Ｖｉｎを０と比較して、比較結果に応じた２値信号を出力Ｄ５に出力する。比較器２５５は、Ｖｉｎが０よりも大きければハイレベルの信号を出力し、Ｖｉｎが０よりも小さければローレベルの信号を出力する。なお、各ステージの出力は、ほぼ−Ｖｒ／２から＋Ｖｒ／２までの範囲内となる。したがって、第２ステージ以降の各ステージの入力電圧もほぼ第２ステージ以降においては、通常、ほぼ−Ｖｒ／２から＋Ｖｒ／２までの範囲内となる。このため、第２ステージ以降の各ステージにおいては、比較器２５３及び比較器２５４を省略し、入力電圧と−Ｖｒ／２の比較及び入力電圧と＋Ｖｒ／２の比較を省略してもよい。
【００２９】
図２（ｂ）に戻って説明を続ける。電圧生成回路部（ｐｃＤＡＣ）２６は、ＦＡＤＣ２５の出力に応じて、正の参照電圧源と負の参照電圧源の中間電圧をプリチャージ電圧として出力する回路である。詳細な構成については後述する。
【００３０】
図２（ｂ）に示すプリチャージフェーズにおいて、第ｉステージのサンプリングキャパシタＣ１’及びＣ２’のトッププレートは基準電位ＧＮＤに接続される。同時に、Ｃ１’及びＣ２’のボトムプレートは、ｐｃＤＡＣ２６の出力に接続される。したがって、このプリチャージフェーズにおいて、Ｃ１’及びＣ２’は、ｐｃＤＡＣ２６の出力電圧により充電される。
【００３１】
プリチャージフェーズが終わると、図２（ｃ）に示すように、第（ｉ−１）ステージは増幅フェーズに移り、同時に第ｉステージはサンプルフェーズに移る。このときの動作は、従来型のパイプライン型Ａ／Ｄ変換回路と同様である。
【００３２】
ここで、ｐｃＤＡＣ２６がプリチャージフェーズにおいてＣ１’及びＣ２’をどのような電圧に充電することが好ましいかについて説明する。図４は、第（ｉ−１）ステージのサンプリングキャパシタＣ１、Ｃ２及び演算増幅器Ａ（ｉ−１）と、第ｉステージのサンプリングキャパシタＣ１’、Ｃ２’との接続関係を示す図である。図中、Ｃｉｎは演算増幅器Ａ（ｉ−１）の反転入力と非反転入力の間の寄生容量を表し、Ｃｏｕｔは演算増幅器Ａ（ｉ−１）の出力の寄生容量を表す。また、ＣＬは、第ｉステージのサンプリングキャパシタＣ１’とＣ２’とをまとめて表す。
【００３３】
図４（ａ）は、第（ｉ−１）ステージがサンプルフェーズであり、第ｉステージが増幅フェーズにある状態を示す。このとき、第（ｉ−１）ステージのサンプリングキャパシタＣ１とＣ２は共に電圧Ｖｉｎに充電されている。また、ＣＬは電圧ＶＬ０に充電されている。
【００３４】
図４（ｂ）は、第（ｉ−１）ステージが増幅フェーズに移り、第ｉステージがサンプルフェーズに移った状態を示す。このとき、Ｃ１及びＣ２のトッププレートは基準電位ＧＮＤから切り離され、演算増幅器Ａ（ｉ−１）の反転入力に接続される。Ｃ１のボトムプレートはＤＡＣ２３（ｉ−１）の出力に接続され、その電位がＶＤＡＣとなる。また、Ｃ２のボトムプレートは演算増幅器Ａ（ｉ−１）の出力に接続される。さらに、ＣＬも演算増幅器Ａ（ｉ−１）の出力に接続される。ここで、第（ｉ−１）ステージが増幅フェーズに移り、第ｉステージがサンプルフェーズに移った直後の演算増幅器Ａ（ｉ−１）の出力ノードの過渡応答の初期電圧をＶｏｕｔ＿ｉｎｉｔとすると、Ｖｏｕｔ＿ｉｎｉｔは次の式（１）で表される。
【数１】
【００３５】
また、第ｉステージが増幅フェーズにあるときのＣＬの電圧ＶＬ０は、プリチャージを行わない場合には、第ｉステージが増幅フェーズにあるときの第ｉステージのＤＡＣ２３（ｉ）の出力電圧ＶＤＡＣ＿２ｎｄ、第ｉステージの出力電圧ＶＯＵＴ＿２ｎｄ、第（ｉ−１）ステージの演算増幅器Ａ（ｉ−１）の反転入力の電圧Ｖｓ＿２ｎｄを用いて、次の式（２）で表される。
【数２】
【００３６】
第（ｉ−１）ステージが増幅フェーズに移ると、演算増幅器Ａ（ｉ−１）は、上記の初期電圧Ｖｏｕｔ＿ｉｎｉｔから、入力Ｖｉｎに応じた目標出力電圧値までサンプリングキャパシタＣＬを充電する。初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差が大きいほど、ＣＬの充電に時間がかかる。このため、初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差が最大となる場合に、ＣＬの充電にかかる時間が最長となる。このようなＣＬの充電にかかる時間が最長となる場合でも十分にＣＬを充電できるように、パイプライン型Ａ／Ｄ変換回路の各ステージに必要な最小限の時間周期が決定され、動作速度が制限される。
【００３７】
そこで、初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差を小さくできれば、ＣＬの充電にかかる時間を短縮することができ、パイプライン型Ａ／Ｄ変換回路の動作速度を高めることができる。
【００３８】
図５に、各パイプラインステージである乗算型Ｄ／Ａ変換回路（ＭＤＡＣ）の伝達曲線を細線で示す。このＭＤＡＣの伝達曲線は、ＭＤＡＣの入力Ｖｉｎに対して出力されるべき出力Ｖｏｕｔの値である。ＭＤＡＣの伝達曲線は、ＡＤＣ２２の出力するデジタル値Ｄｉに対応する３本の直線で表される。すなわち、−Ｖｒ≦Ｖｉｎ＜−Ｖｒ／４のときはＤｉ＝−１で、Ｖｏｕｔ＝２Ｖｉｎ＋Ｖｒ、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４のときはＤｉ＝０でＶｏｕｔ＝２Ｖｉｎ、Ｖｒ／４＜Ｖｉｎ≦ＶｒのときはＤｉ＝１で、Ｖｏｕｔ＝２Ｖｉｎ−Ｖｒとなる。
【００３９】
以上で説明したＭＤＡＣの伝達曲線が目標出力電圧値となる。そこで、このＭＤＡＣの伝達曲線にＶｏｕｔ＿ｉｎｉｔを近づけると、ＣＬの充電時間を短くすることができる。そこで、本実施形態においてはＶｉｎの値によってＶｏｕｔ＿ｉｎｉｔの値を切り替え、Ｖｉｎの値に応じてＭＤＡＣの伝達曲線にＶｏｕｔ＿ｉｎｉｔを近づける。具体的には、例えば、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｉｎ／２の範囲にあるとき、図５から、ＭＤＡＣの伝達曲線は、−Ｖｒ／２＜Ｖｉｎ≦０の範囲にある。そこで、−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−３Ｖｒ／４と−Ｖｉｎ／２の中間値にあたる−Ｖｒ／４とすれば、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲におけるＭＤＡＣの伝達曲線とＶｏｕｔ＿ｉｎｉｔとの差の最大値を最も小さくできる。このため、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とする。同様に、−Ｖｒ／４＜Ｖｉｎ＜０及びＶｒ／４≦Ｖｉｎ＜Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とし、−Ｖｒ／２＜Ｖｉｎ≦−Ｖｒ／４、０≦Ｖｉｎ＜Ｖｒ／４及びＶｒ／２≦Ｖｉｎ＜３Ｖｒ／４の範囲においてはＶｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とする。以上のＶｉｎとＶｏｕｔ＿ｉｎｉｔとの関係を図５の破線で示す。
【００４０】
また、Ｖｏｕｔ＿ｉｎｉｔとＶＬ０は、式（１）の関係を有している。そこで、望ましいＶｏｕｔ＿ｉｎｉｔの値から、第（ｉ−１）ステージのサンプルフェーズの間にＣＬにプリチャージすべき電圧値ＶＬ０を逆算することができる。このように逆算されるＶＬ０のＶｉｎとの関係を図５の太い実線で示す。
【００４１】
以上のようにＣＬのプリチャージを行った場合のＭＤＡＣのセットリング誤差特性のシミュレーション結果を図６に示す。図６に示される通り、プリチャージを行うことにより、プリチャージを行わないＭＤＡＣの伝達特性（図１９参照）と比べて、セットリング誤差のＶｉｎに対する線形性が向上する。
【００４２】
ここで、ＣＬに対するプリチャージ電圧の与え方としては、上記で説明した最適電圧を出力する参照電圧源を用いる方法も考えられるが、参照電圧源の数が増えると電力消費も増加し、また、参照電圧源を構成するアナログ回路部の規模も大きくなるため、実装面積の点でも好ましくない。そこで、本実施形態においては、プリチャージ電圧を、キャパシタの接続を変更したときの電荷再配分により発生する。
【００４３】
具体的なプリチャージ電圧の発生方法を図７〜図１０を用いて説明する。図７は、本実施形態において、電荷再配分により参照電圧を発生する回路を示す図である。なお、図７は、プリチャージ電圧を発生するプリチャージ回路の回路図であり、説明を簡単にするため、シングルエンドの回路図としている。本実施形態においては、各ステージのサンプリングキャパシタＣ１及びＣ２とプリチャージ電圧を発生するためのキャパシタを共用している。すなわち、図２のキャパシタＣ１が図７のキャパシタＣｓに、図２のキャパシタＣ２が図７のキャパシタＣｓ／３及び２Ｃｓ／３を並列接続したものに相当する。このような３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓを、ｐｃＤＡＣ２６の内部の６個のスイッチ２６１〜２６６により適宜切り替えて接続する。
【００４４】
また、図８に、図７の参照電圧発生回路に供給されるクロックのタイミングチャートを示す。時刻ｔ１にクロックΦＨ及びΦＤＡが立ち上がり、キャパシタＣｓのボトムプレートがＤＡＣ２３の出力ＤＡＣ＿Ｐに接続されると共にキャパシタＣｓ／３及びキャパシタ２Ｃｓ／３のボトムプレートがアンプＡの出力に接続され、増幅フェーズが開始する。次に時刻ｔ２にクロックΦＨ及びΦＤＡが立ち下がり、キャパシタＣｓのボトムプレートがＤＡＣ２３の出力ＤＡＣ＿Ｐから切り離されると共にキャパシタＣｓ／３及びキャパシタ２Ｃｓ／３のボトムプレートがアンプＡの出力から切り離され、増幅フェーズが終了する。そして、時刻ｔ３にΦＳＰが立ち上がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートが基準電位ＧＮＤに接続される。
【００４５】
次いで、時刻ｔ４に制御信号Ｙｘ（ｘは１〜３の整数）が変動して適宜ハイレベル又はローレベルの信号となり、ｐｃＤＡＣ２６内の６個のスイッチ２６１〜２６６がオン状態またはオフ状態となる。これによって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが正の参照電圧ＶＲＥＦＰと負の参照電圧ＶＲＥＦＮとの間で適宜直列又は並列に接続され、プリチャージフェーズが開始する。制御信号ＹｘはＦＡＤＣ２５が入力Ｖｉｎを基準電圧と比較して出力する比較結果信号に基づいて変化する。制御信号Ｙｘの変化の仕方については後述する。その後、時刻ｔ５に制御信号Ｙｘが全て立ち下がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが正の参照電圧ＶＲＥＦＰと負の参照電圧ＶＲＥＦＮから切り離され、プリチャージフェーズが終了する。
【００４６】
その後、時刻ｔ６にクロックΦｉｎが立ち上がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートがステージの入力Ｖｉｎに接続され、サンプルフェーズが開始する。そして、時刻ｔ７にクロックΦＳＰが立ち下がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートが基準電位ＧＮＤから切り離されることでサンプルフェーズが終了する。最後に時刻ｔ８にクロックΦｉｎが立ち下がることで、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートがステージの入力Ｖｉｎから切り離され、１周期が終了する。
【００４７】
次に、図９及び図１０を用いて、制御信号ＹｘがＶｉｎに応じてどのように変化し、プリチャージ電圧がどのように発生するかについて説明する。なお、以下の説明においては、正の参照電圧ＶＲＥＦＰを＋Ｖｒ、負の参照電圧ＶＲＥＦＮを−Ｖｒとする。また、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートは、クロックΦＳＰが立ち上がることにより、基準電位ＧＮＤに接続されている。そして、以下で説明するように、本実施形態においては、３個のキャパシタのうち２個を並列に接続して合成容量とし、この合成容量と残る１個のキャパシタとを第１の制御スイッチを用いて直列に接続した後、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓを第２の制御スイッチを用いて並列に接続を変更することによって、Ｃｓ／３、２Ｃｓ／３及びＣｓが、参照電圧の上限＋Ｖｒと−Ｖｒとの間にある中間電圧値に充電される。
【００４８】
図９（ａ）は、−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ａ）の実線で示すように、Ｙ１及びＹ２はハイレベル、Ｙ３はローレベルとされ、キャパシタＣｓ／３、２Ｃｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタＣｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、２Ｃｓ／３、Ｃｓにはそれぞれ＋ＣｓＶｒ／３、＋２ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図９（ａ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝０となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷０を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した０となる。
【００４９】
図９（ｂ）は、−Ｖｒ／２＜Ｖｉｎ≦−Ｖｒ／４の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ｂ）の実線で示すように、Ｙ２及びＹ３はハイレベル、Ｙ１はローレベルとされ、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは＋Ｖｒに接続され、キャパシタＣｓ／３のボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ、２Ｃｓ／３、Ｃｓ／３にはそれぞれ＋ＣｓＶｒ、＋２ＣｓＶｒ／３、−ＣｓＶｒ／３の電荷が充電される。次に、図９（ｂ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ）＋（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＝＋４ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷＋４ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した＋２Ｖｒ／３となる。
【００５０】
図９（ｃ）は−Ｖｒ／４＜Ｖｉｎ＜０の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ｃ）の実線で示すように、Ｙ２はハイレベル、Ｙ１及びＹ３はローレベルとされ、キャパシタ２Ｃｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタＣｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタ２Ｃｓ／３、Ｃｓ／３、Ｃｓにはそれぞれ＋２ＣｓＶｒ／３、−ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図９（ｃ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝−２ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷−２ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した−Ｖｒ／３となる。
【００５１】
図１０（ａ）は０≦Ｖｉｎ＜Ｖｒ／４の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ａ）の実線で示すように、Ｙ１及びＹ３はハイレベル、Ｙ２はローレベルとされ、キャパシタＣｓ／３、Ｃｓのボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３のボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、Ｃｓ、２Ｃｓ／３にはそれぞれ＋ＣｓＶｒ／３、＋ＣｓＶｒ、−２ＣｓＶｒ／３の電荷が充電される。次に、図１０（ａ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（＋ＣｓＶｒ）＋（−２ＣｓＶｒ／３）＝＋２ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷＋２ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した＋Ｖｒ／３となる。
【００５２】
図１０（ｂ）はＶｒ／４≦Ｖｉｎ＜Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ｂ）の実線で示すように、Ｙ１はハイレベル、Ｙ２及びＹ３はローレベルとされ、キャパシタＣｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、２Ｃｓ／３、Ｃｓにはそれぞれ＋ＣｓＶｒ／３、−２ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図１０（ｂ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（−２ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝−４ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷−４ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した−２Ｖｒ／３となる。
【００５３】
図１０（ｃ）はＶｒ／２≦Ｖｉｎ＜３Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ｃ）の実線で示すように、Ｙ３はハイレベル、Ｙ１及びＹ２はローレベルとされ、キャパシタＣｓのボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ、２Ｃｓ／３、Ｃｓ／３にはそれぞれ＋ＣｓＶｒ、−２ＣｓＶｒ／３、−ＣｓＶｒ／３の電荷が充電される。次に、図１０（ｃ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ）＋（−２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＝０となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷０を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した０となる。
【００５４】
次に、これまで説明した、プリチャージによってセットリング誤差を線形化したパイプライン型Ａ／Ｄ変換回路に対して、その出力するデジタル信号に含まれる誤差を補正するためのデジタル誤差補正回路について説明する。パイプライン型Ａ／Ｄ変換回路において生ずる誤差のうち主なものとして、セットリング誤差と、有限利得誤差とがある。セットリング誤差は、ＭＤＡＣにおいて、応答時間不足によって演算増幅器からサンプリング容量への充電が十分に行われないことによって生じる誤差である。また、有限利得誤差は、ＭＤＡＣにおいて、演算増幅器の持つ利得が有限であることによって生じる誤差である。仮に演算増幅器の利得が無限大であれば、有限利得誤差は生じない。以下で説明するデジタル誤差補正回路は、上記のセットリング誤差と有限利得誤差の双方を補正するための回路である。
【００５５】
以下、デジタル誤差補正回路における補正処理のアルゴリズムを説明する。まず、第ｉステージの入力信号をＸｉとし、この入力信号ＸｉをＡ／Ｄ変換した値をＤＣＯＤＥとする。このとき、参照電圧をＶｒとすると、入力信号Ｘｉの範囲は以下の式（３）の通りである。
【数３】
【００５６】
また、第ｉステージの出力の理想値Ｘｉ＋１は、次の式（４）の通りである。
【数４】
【００５７】
ここで、Ｄｉは、ＡＤＣ２２がＸｉをＡ／Ｄ変換した後のデジタル信号である。ここでは、ＡＤＣ２２は１．５ビットＡＤＣとして説明をする。この場合、−Ｖｒ≦Ｖｉｎ＜−Ｖｒ／４のときＤｉ＝−１、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４のときＤｉ＝０、Ｖｒ／４＜Ｖｉｎ≦ＶｒのときＤｉ＝１である。
【００５８】
Ｘｉについて式（４）を解くと、次の式（５）のようになる。
【数５】
【００５９】
一方、ＭＤＡＣの持つセットリング誤差と有限利得誤差を考慮すると、式（４）のＸｉ＋１は次の式（６）のようになる。
【数６】
【００６０】
ここで、ａｉ’は、第ｉステージのＭＤＡＣの有限利得誤差を表す係数である。また、ｂｉ’は、第ｉステージのＭＤＡＣのセットリング誤差を表す係数である。プリチャージを行わない従来のパイプライン型Ａ／Ｄ変換回路においては、ＭＤＡＣの有する演算増幅器がトランスコンダクタンス領域だけでなくスルーイング領域でも動作するため、ａｉ’及びｂｉ’はＸｉの変動に応じて変動するＸｉの関数である。すなわち、ａｉ’及びｂｉ’は入力信号依存性を有している。このため、これらの有限利得誤差及びセットリング誤差の補正を行うためには、Ｘｉに対して非線形な補正が必要になる。したがって、補正を行うための補正回路は複雑なものとなる。
【００６１】
一方、これまでに述べたプリチャージを行うパイプライン型Ａ／Ｄ変換回路においては、ＭＤＡＣの有する演算増幅器はトランスコンダクタンス領域でのみ動作するため、有限利得誤差及びセットリング誤差がＸｉに対して線形となる。
【００６２】
有限利得誤差とセットリング誤差の入力電圧に対する依存性を図１１に示す。図１１（ａ）は、ＭＤＡＣを１００ＭＨｚで動作させ、またプリチャージを行ったときの有限ゲイン誤差ｅｇａｉｎの、ＭＤＡＣへの入力電圧Ｖｉｎに対する変化のシミュレーション結果を示す図である。図１１（ｂ）は、ＭＤＡＣを１００ＭＨｚで動作させ、またプリチャージを行ったときのセットリング誤差ｅｓｔの、ＭＤＡＣへの入力電圧Ｖｉｎに対する変化のシミュレーション結果を示す図である。有限ゲイン誤差ｅｇａｉｎは、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／４、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４、Ｖｒ／４＜Ｖｉｎ≦３Ｖｒ／４の３個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはＶｉｎに対してほぼ線形に変化する。セットリング誤差ｅｓｔは、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２、−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４、−Ｖｒ／４≦Ｖｉｎ＜０、０＜Ｖｉｎ≦Ｖｒ／４、Ｖｒ／４＜Ｖｉｎ≦Ｖｒ／２、Ｖｒ／２＜Ｖｉｎ≦３Ｖｒ／４の６個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはＶｉｎに対してほぼ線形に変化する。
【００６３】
以上で示したように、プリチャージを行うパイプライン型Ａ／Ｄ変換回路においては、ａｉ’及びｂｉ’はＸｉの値によらない定数とみなすことができる。このため、有限利得誤差及びセットリング誤差の補正を行うためには、Ｘｉに対して線形な補正をすればよい。したがって、補正を行うための補正回路が以下で述べるような簡単なものとできる。以下、ａｉ’及びｂｉ’をそれぞれ定数ａｉ及び定数ｂｉとして説明を行う。
【００６４】
以下の補正において使用されるデジタルコードＤｉ及びＤＰｉについて図１２を用いて説明する。図１２（ａ）のグラフ及び図１２（ｂ）の表に示すように、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２のときＤｉ＝−１、ＤＰｉ＝−１であり、−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４のときＤｉ＝−１、ＤＰｉ＝１であり、−Ｖｒ／４≦Ｖｉｎ＜０のときＤｉ＝０、ＤＰｉ＝−１であり、０≦Ｖｉｎ＜Ｖｒ／４のときＤｉ＝０、ＤＰｉ＝１であり、Ｖｒ／４≦Ｖｉｎ＜Ｖｒ／２のときＤｉ＝１、ＤＰｉ＝−１であり、Ｖｒ／２≦Ｖｉｎ＜３Ｖｒ／４のときＤｉ＝１、ＤＰｉ＝１である。
【００６５】
以上のようなデジタルコードＤｉ及びＤＰｉを用いると、式（６）のＸｉ＋１は次の式（７）のように表せる。
【数７】
【００６６】
これを変形すると、次の式（８）のようになる。
【数８】
【００６７】
式（５）と式（８）を比較することにより、第ｉステージの有限利得誤差ｅｇａｉｎ［ｉ］及びセットリング誤差ｅｓｔ［ｉ］は、それぞれ以下の式（９）及び式（１０）のように表せることがわかる。
【数９】
【数１０】
【００６８】
したがって、式（９）及び式（１０）により誤差を求めて、Ｘｉからｅｇａｉｎ［ｉ］及びｅｓｔ［ｉ］を減算することにより、Ｘｉの補正を行うことができる。
【００６９】
また、次の式（１１）により、Ｘｉ＋１とＤｉとＤＰｉとを用いてＸｉを求めることにより誤差を補正することもできる。
【数１１】
【００７０】
式（１１）は、Ｘｉ＋１、ａｉ、ｂｉからＸｉを求める式となっている。すなわち、式（１１）によれば、第（ｉ＋１）ステージの入力値であるＸｉ＋１の値を用いて、その前段である第ｉステージの入力値であるＸｉの値を求めることができる。このように求めたＸｉの値から、式（１１）と同様に、第（ｉ−１）ステージの入力値であるＸｉ−１も求めることができる。このような計算を繰り返すことにより、後段から順にさかのぼって、初段までの補正を行うことができる。
【００７１】
以上で説明したアルゴリズムを実行するデジタル誤差補正回路を備えたパイプライン型Ａ／Ｄ変換回路を図１３に示す。この例においては、上位の３ステージ分のＸｎを補正する場合を示している。
【００７２】
本実施形態に係るパイプライン型Ａ／Ｄ変換回路５０は、パイプラインＡ／Ｄ変換回路本体部３０と、デジタル誤差補正回路４０とを備えて構成されている。パイプラインＡ／Ｄ変換回路本体部３０は、入力Ｘｎ−２をＡ／Ｄ変換し、変換された結果であるデジタル信号をデジタル誤差補正回路４０に出力する。デジタル誤差補正回路４０は、パイプラインＡ／Ｄ変換回路本体部３０から入力されたデジタル信号の誤差を補正し、補正結果であるＸ’ｎ−２を出力する。
【００７３】
パイプラインＡ／Ｄ変換回路本体部３０は、複数段のＡ／Ｄ変換回路部２０を縦続に接続し、さらにその後段にバックエンド部３３を接続して構成されている。ここで、第ｎステージのＡ／Ｄ変換回路部２０−ｎは、ＭＤＡＣ３１（ｎ）とｐｃＤＡＣ３２（ｎ）とを備えて構成されている。
【００７４】
ＭＤＡＣ３１（ｎ）は、アナログ入力ＸｎをＡ／Ｄ変換して、図１２に示すＤｎを出力すると共に、Ｄｎをアナログ変換し、ＸｎからＤｎのアナログ変換結果を減算し、減算結果を増幅してアナログ出力Ｘｎ＋１に出力する機能ブロックである。ＭＤＡＣ３１（ｎ）は、具体的な回路構成としては、図１７に示すサンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３、残余ゲインアンプ２４により構成される。
【００７５】
ｐｃＤＡＣ３２は、アナログ入力Ｘｎの値に応じて図１２に示すデジタル出力ＤＰｎを出力する機能ブロックである。ｐｃＤＡＣ３２は、具体的な回路構成としては、図３に示すＦＡＤＣ２５と、ＦＡＤＣ２５に含まれる各比較器２５１〜２５５の出力信号を組み合わせて図１２に示す比較結果信号ＤＰｉを生成する論理回路により構成される。
【００７６】
バックエンド部３３は、パイプラインＡ／Ｄ変換回路本体部３０のうち、第ｎステージのＡ／Ｄ変換回路部２０−ｎよりも後段に接続されるＡ／Ｄ変換回路部２０全てを含んだ回路である。つまり、バックエンド部３３自体が、パイプラインＡ／Ｄ変換回路本体部３０よりもステージ数の３個少ないパイプライン型Ａ／Ｄ変換回路となっている。バックエンド部３３は、アナログ入力Ｘｎ＋１をＡ／Ｄ変換してＤＢＡＣＫとし、このＤＢＡＣＫをデジタル誤差補正回路４０に出力する。
【００７７】
デジタル誤差補正回路４０は、誤差補正回路４１を縦続接続して構成されている。縦続接続される誤差補正回路４１のうち、その初段に相当する誤差補正回路４１（ｎ）は、Ｄｎ、ＤＰｎ、ＤＢＡＣＫを用いて、Ｘｎの補正後の値に相当するＸ’ｎを計算して出力する回路である。具体的には、デジタル誤差補正回路４０は、式（１１）を用いて、Ｘｎの補正後の値Ｘ’ｎを計算する。ここで、式（１１）のＸｉ＋１としては、バックエンド部３３の出力するＤＢＡＣＫが用いられる。
【００７８】
誤差補正回路４１のうち、初段以外に相当する誤差補正回路４１（ｎ−１）は、Ｄｎ−１、ＤＰｎ−１、Ｘ’ｎを用いて、Ｘｎ−１の補正後の値に相当するＸ’ｎ−１を計算して出力する回路である。具体的には、デジタル誤差補正回路４０は、式（１１）を用いて、Ｘｎの補正後の値Ｘ’ｎ−１を計算する。ここで、式（１１）のＸｉ＋１としては、誤差補正回路４１（ｎ）の出力するＸ’ｎが用いられる。すなわち、誤差補正回路４１（ｎ−１）は、ＭＤＡＣ３１（ｎ−１）が出力するデジタル信号Ｄｎ−１と、ｐｃＤＡＣ３２（ｎ−１）が出力する比較結果信号ＤＰｎ−１と、他段の誤差補正回路４１（ｎ）によって補正された入力信号Ｘ’ｎとを用いて、ＭＤＡＣ３１（ｎ−１）が出力する入力信号Ｘｎ−１を補正する。また、誤差補正回路４１（ｎ−２）も、同様にして、ＭＤＡＣ３１（ｎ−１）が出力するデジタル信号Ｄｎ―２と、ｐｃＤＡＣ３２（ｎ−１）が出力する比較結果信号ＤＰｎ−２と、他段の誤差補正回路４１（ｎ−１）によって補正された入力信号Ｘ’ｎ−１とを用いて、ＭＤＡＣ３１（ｎ−１）が出力する入力信号Ｘｎ−２を補正する。この例では、ＭＤＡＣ３１（ｎ−２）がパイプラインＡ／Ｄ変換回路本体部３０における初段のＭＤＡＣであり、ＭＤＡＣ３１（ｎ−２）に入力されるＸｎ−２が補正され、最終的な補正結果がＸ’ｎ−２＝ＤＯＵＴ＿Ｃｏｒｒｅｃｔｅｄとして出力される。
【００７９】
このように、デジタル誤差補正回路４０においては、パイプラインＡ／Ｄ変換回路本体部３０のＭＤＡＣ３１が出力するデジタル信号Ｄｎと、ｐｃＤＡＣ３２が出力する比較結果信号ＤＰｎと、パイプラインＡ／Ｄ変換回路本体部３０の後段側のＭＤＡＣ３１の入力であるＸｎ＋１とに基づいて、前段側のＭＤＡＣ３１の入力であるＸｎが求められ、以下同様にして前の段のＸｎ−１、Ｘｎ−２、と順番に前段側にさかのぼることにより、初段までの補正が行われる。
【００８０】
以上で説明したパイプライン型Ａ／Ｄ変換回路における誤差のデジタル補正の有無による違いを図１４に示す。図１４（ａ）は、１２ビットのパイプライン型Ａ／Ｄ変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行う前の積分非直線性（ＩＮＬ、Integral Non-Linearity）を示す図である。図１４（ｂ）は、同じ１２ビットのパイプライン型Ａ／Ｄ変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行った後の積分非直線性を示す図である。図１４（ｂ）においては、全ての段に補正をかけた場合の結果を示している。図１４（ａ）の補正前の積分非直線性は３０ＬＳＢ（Least Significant Bit）程度であるのに対し、図１４（ｂ）の補正後の積分非直線性は０．６ＬＳＢ程度となり、積分非直線性が大幅に改善されている。
【００８１】
このパイプライン型Ａ／Ｄ変換回路において用いたＭＤＡＣの誤差ｅｓｔａｇｅの特性を図１５に示す。このｅｓｔａｇｅは、有限利得誤差とセットリング誤差の両方を含んでいる。ｅｓｔａｇｅの誤差は１．５％以上と大きなものであるが、本実施形態のデジタル誤差補正回路によれば、ＭＤＡＣの誤差ｅｓｔａｇｅを十分な線形性を有するものとできる。
【００８２】
また、補正を行う段数である補正段数と積分非直線性との関係を図１６に示す。図１６に示す通り、補正段数を増やすほど積分非直線性を小さくすることが可能である。補正段数が１段の場合、積分非直線性はプラスマイナス１７ＬＳＢ程度であるが、デジタル誤差補正回路によって７段以上の補正を行うことにより、ＩＮＬがプラスマイナス１ＬＳＢ以内に抑えられる。
【００８３】
以上で説明したように、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧と負の参照電圧との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００８４】
また、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。
【００８５】
また、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器、または−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００８６】
また、本実施形態のデジタル誤差補正回路を備えるパイプライン型Ａ／Ｄ変換回路によれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型Ａ／Ｄ変換回路が得られる。
【符号の説明】
【００８７】
１０…パイプライン型Ａ／Ｄ変換回路、２０…Ａ／Ｄ変換回路部、２１…サンプルホールド部、２２…ＡＤＣ、２３…ＤＡＣ、２４…残余ゲインアンプ、２５…ＦＡＤＣ、２６…ｐｃＤＡＣ、３０…パイプライン型Ａ／Ｄ変換回路本体部、４０…デジタル誤差補正回路部、２４１〜２４５…比較器、２６１〜２６６…スイッチ、Ａ…演算増幅器、Ｃ１，Ｃ２，Ｃ１’，Ｃ２’…サンプリングキャパシタ。
【技術分野】
【０００１】
この発明は、パイプライン型Ａ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来、パイプライン型Ａ／Ｄ変換回路は、通信用、画像用等の高速で高分解能なＡ／Ｄ変換回路として広く用いられている。このパイプラインＡ／Ｄ変換器に対しては、高速化と共に低消費電力化も求められている。
【０００３】
図１７には、従来のパイプライン型Ａ／Ｄ変換回路の構成を示している。パイプライン型Ａ／Ｄ変換回路９１０は、サンプルホールド回路１１と、複数段設けられるＡ／Ｄ変換回路部９２０−１〜９２０−ｋを備えて構成される。Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、互いに縦続接続されている。また、Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、それぞれ基本演算回路としてのパイプラインステージとして機能する。以下の説明では、Ａ／Ｄ変換回路部９２０−ｉ（ｉは１〜ｋの整数）を第ｉステージと呼ぶ。Ａ／Ｄ変換回路部９２０−１〜９２０−ｋは、サンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３及び残余ゲインアンプ２４を備えて構成される。サンプルホールド部２１は、入力信号Ｖ１をサンプルホールドする。ＡＤＣ２２は、アナログ入力信号Ｖ１をｎ１ビットのデジタル信号に変換して出力する。ＤＡＣ２３は、ＡＤＣ２２により変換されたデジタル信号をアナログ信号に変換する。残余ゲインアンプ２４は、サンプルホールド部２１によりサンプルホールドされた信号からＤＡＣ２３の出力する信号を減算した結果を増幅して出力信号Ｖ２として出力する。また、サンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３及び残余ゲインアンプ２４をまとめて乗算型Ｄ／Ａ変換回路（Multiplying Digital to Analog Converter, ＭＤＡＣ）と呼ぶこともある。
【０００４】
図１８に示すように、それぞれのパイプラインステージは、一定の時間周期で回路の接続をスイッチで切り替えることにより、サンプルフェーズ動作と増幅フェーズ動作を交互に繰り返す。すなわち、図１８（ａ）に示すように、第（ｉ−１）ステージがサンプルフェーズで動作するときは、その後段の第ｉステージは増幅フェーズで動作する。逆に、図１８（ｂ）に示すように、第（ｉ−１）ステージが増幅フェーズで動作するときは、第ｉステージはサンプルフェーズで動作する。サンプルフェーズは、入力電圧ＶＩＮにより、サンプリングキャパシタＣ１及びＣ２を充電することにより、入力電圧ＶＩＮをサンプルするフェーズである。このとき、Ｃ１とＣ２のボトムプレートは入力ＶＩＮに、Ｃ１とＣ２のトッププレートは基準電位ＧＮＤに接続されると共に演算増幅器Ａの反転入力に接続される。増幅フェーズは、サンプルフェーズにおいてＣ１及びＣ２にサンプルされた電圧を増幅し、後段のステージに出力するフェーズである。より具体的には、ＤＡＣ２３の出力とＣ１のボトムプレートとを接続すると共にＣ２のボトムプレートと演算増幅器Ａの出力とを接続し、Ｃ１とＣ２のトッププレートを基準電位ＧＮＤから切り離すことにより、理想的にはＶＯＵＴ＝−ＶＤＡＣ＋２ＶＩＮを満たすＶＯＵＴを後段のステージに出力する。このようなパイプライン型Ａ／Ｄ変換回路の例として、特許文献１に記載のパイプライン型Ａ／Ｄ変換回路がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４１８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記で説明したパイプライン型Ａ／Ｄ変換回路において、図１８（ｂ）に示すように、第（ｉ−１）ステージが増幅フェーズのとき、第ｉステージはサンプルフェーズで動作する。このため、第（ｉ−１）ステージが増幅フェーズに切り替えられると共に第ｉステージがサンプルフェーズに切り替えられると、演算増幅器Ａ（ｉ−１）は、第ｉステージのサンプリングキャパシタＣ１’及びＣ２’を、所定の演算結果に対応する電圧まで充電する。このとき、充電にかかる時間は、第ｉステージがサンプルフェーズに切り替えられる前にＣ１’及びＣ２’に蓄えられていた電荷によって変動する。この蓄えられていた電荷と、充電後の目標となる電荷の差が大きいほど、充電が完了するまでのセットリング時間がかかる。短い時間で充電を行い、パイプライン型Ａ／Ｄ変換回路のサンプリング速度を高めるためには、演算増幅器Ａに流すバイアス電流を増やす必要があるが、この場合、消費電力が大きくなってしまう。
【０００７】
ここで、充電時間が不十分な場合、充電時間終了時の実際の電圧値と目標電圧値の間の誤差であるセットリング誤差が生じる。図１９に、一般的なパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す。ここで、Ｖｒは、ＤＡＣ２３の出力する参照電圧である。図１９に示されるように、セットリング誤差Ｅｓｔは、入力電圧Ｖｉｎに対して非線形となる。
【０００８】
セットリング誤差が入力電圧Ｖｉｎに対して非線形となる理由は、以下の通りである。演算増幅器Ａは、増幅フェーズにおいては、正の入力と負の入力の電位差である入力電位差を小さくするように動作する。ここで、充電開始時には、入力電位差が大きく、演算増幅器Ａは、出力電流が入力電位差によらず一定となるスルーイング領域で動作する。一方、充電が進むと、入力電位差が小さくなり、演算増幅器Ａは、出力電流が入力電位差に比例するトランスコンダクタンス領域で動作する。このような２つの領域での動作が複合されるため、セットリング誤差は、入力電圧Ｖｉｎに対して非線形となる。
【０００９】
図１９に示されるような非線形なセットリング誤差を補正するには、複雑な回路構成が必要となるため、セットリング誤差は入力電圧Ｖｉｎに対して線形であることが好ましい。セットリング誤差を線形化する方法として、特許文献１のように、演算増幅器Ａに、トランスコンダクタンス駆動領域のみで動作し、スルーイング領域で動作しない演算増幅器を使用する方法がある。しかし、この方法には、演算増幅器Ａに定電流源を設けないため、ＰＳＲＲが悪化するという問題点がある。
【００１０】
そこで、本発明は、上記の問題点を解決するためのものであって、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明のパイプライン型Ａ／Ｄ変換回路は、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、互いに縦続接続された複数段のＡ／Ｄ変換回路部を含み、サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換回路と、を備えたパイプライン型Ａ／Ｄ変換装置において、各段のＡ／Ｄ変換回路部は、複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、アナログ制御信号に基づいて、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、後段側の乗算型Ｄ／Ａ変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブＡ／Ｄ変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、を有することを特徴とする。
【００１２】
このようなパイプライン型Ａ／Ｄ変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧の上限と下限との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１３】
ここで、プリチャージ回路は、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第１の制御スイッチと、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第２の制御スイッチと、を有しており、複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で第１の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって充電を行うことが好ましい。
【００１４】
このようなパイプライン型Ａ／Ｄ変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。
【００１５】
また、Ａ／Ｄ変換回路部のうち初段のＡ／Ｄ変換回路部が有するサブＡ／Ｄ変換回路は、それぞれ、各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、Ａ／Ｄ変換回路部のうち、初段以外のＡ／Ｄ変換回路部が有するサブＡ／Ｄ変換回路は、それぞれ−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器を含み、プリチャージ回路は、比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することが好ましい。
【００１６】
このようなパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器、または−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１７】
また、サブＡ／Ｄ変換回路は、それぞれ、各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、プリチャージ回路は、５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することが好ましい。
【００１８】
このようなパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００１９】
また、互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、誤差補正回路のうち、初段の誤差補正回路は、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路が出力するデジタル信号と、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路に含まれる比較器が出力する比較結果信号と、を用いてＡ／Ｄ変換回路部よりも後段にあるＡ／Ｄ変換回路部が出力する入力信号を補正し、誤差補正回路のうち、初段以外の誤差補正回路は、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路が出力するデジタル信号と、Ａ／Ｄ変換回路部の有するサブＡ／Ｄ変換回路に含まれる比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された入力信号とを用いて、Ａ／Ｄ変換回路部が出力する入力信号を補正することが好ましい。
【００２０】
これによれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型Ａ／Ｄ変換回路が得られる。
【発明の効果】
【００２１】
本発明によれば、セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成を示す図である。
【図２】本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成と動作を示す図である。
【図３】ＦＡＤＣの回路構成を示す図である。
【図４】演算増幅器によるサンプリングキャパシタの充電動作を示す図である。
【図５】乗算型Ｄ／Ａ変換回路の入出力特性とサンプリングキャパシタの充電電圧を示す図である。
【図６】本実施形態に係るパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す図である。
【図７】参照電圧発生回路を示す図である。
【図８】参照電圧発生回路に入力されるクロックの波形を示す図である。
【図９】参照電圧発生回路の動作を示す図である。
【図１０】参照電圧発生回路の動作を示す図である。
【図１１】乗算型Ｄ／Ａ変換回路の有限利得誤差とセットリング誤差とを示す図である。
【図１２】サブＡ／Ｄ変換回路の入出力特性を示す図である。
【図１３】デジタル誤差補正回路の構成を示す図である。
【図１４】デジタル誤差補正回路を用いた補正の有無による積分非直線性の違いを示す図である。
【図１５】乗算型Ｄ／Ａ変換回路の誤差を示す図である。
【図１６】デジタル誤差補正回路における補正段数と積分非直線性の関係を示す図である。
【図１７】従来のパイプライン型Ａ／Ｄ変換回路の構成を示す図である。
【図１８】従来のパイプライン型Ａ／Ｄ変換回路の動作を示す図である。
【図１９】従来のパイプライン型Ａ／Ｄ変換回路におけるセットリング誤差の特性を示す図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら本発明によるパイプライン型Ａ／Ｄ変換回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２４】
本実施形態に係るパイプライン型Ａ／Ｄ変換回路も、図１７に示す従来のパイプライン型Ａ／Ｄ変換回路１０と同様のブロック構成をとっている。すなわち、本実施形態に係るパイプライン型Ａ／Ｄ変換回路１０は、図１に示すように、アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路１１と、複数段設けられるＡ／Ｄ変換回路部２０−１〜２０−ｋを備えて構成され、Ａ／Ｄ変換回路部２０−１〜２０−ｋは、互いに縦続接続されている。本実施形態のパイプライン型Ａ／Ｄ変換回路のＡ／Ｄ変換回路部２０−１〜２０−ｋと、従来のパイプライン型Ａ／Ｄ変換回路のＡ／Ｄ変換回路部９２０−１〜９２０−ｋとの違いは、以下で詳述する。
【００２５】
図２は、本実施形態に係るパイプライン型Ａ／Ｄ変換回路の構成と動作を示す図である。本図においては、図１８と同様に、第（ｉ−１）ステージと第ｉステージとを示している。第（ｉ−１）ステージは、サンプリングキャパシタＣ１及びＣ２と、演算増幅器Ａ（ｉ−１）と、ＤＡＣ２３（ｉ−１）と、ＦＡＤＣ２５と、ｐｃＤＡＣ２６から構成される。第ｉステージは、サンプリングキャパシタＣ１’及びＣ２’と、演算増幅器Ａ（ｉ）と、ＤＡＣ２３（ｉ）と、ＦＡＤＣ２５（ｉ）（図示略）と、ｐｃＤＡＣ２６（ｉ）（図示略）から構成される。
【００２６】
図２（ａ）は、第（ｉ−１）ステージがサンプルフェーズで動作し、第ｉステージが増幅フェーズで動作しているところを示している。サンプルフェーズと増幅フェーズについては、本実施形態のパイプライン型Ａ／Ｄ変換回路は、従来のパイプライン型Ａ／Ｄ変換回路と同様の動作を行う。
【００２７】
次に、図２（ｂ）は、本実施形態のパイプライン型Ａ／Ｄ変換回路の第（ｉ−１）ステージが増幅フェーズに移る直前、すなわち第ｉステージがサンプルフェーズに移る直前の状態を示す。この状態での動作をプリチャージ動作と称し、この動作段階をプリチャージフェーズと称する。このプリチャージフェーズにおいて、第（ｉ−１）ステージの入力ＶＩＮはＦＡＤＣ（サブＡ／Ｄ変換回路）２５に接続され、ＦＡＤＣ２５の出力はｐｃＤＡＣ２６に入力される。
【００２８】
ＦＡＤＣ２５について、図３を用いて説明する。図３は、ＦＡＤＣ２５の構成を示す図である。ＦＡＤＣ２５は、５つの比較器２５１〜２５５を備えて構成されている。入力Ｖｉｎは、５つの比較器２５１〜２５５の非反転入力に接続されている。比較器２５１の反転入力には電圧−Ｖｒ／４の電圧源が接続されている。なお、Ｖｒは、ＡＤＣ２２でのＡ／Ｄ変換の基準値として用いられる基準電圧である。比較器２５１は、Ｖｉｎを−Ｖｒ／４と比較して、比較結果に応じた２値信号を出力Ｄ１に出力する。比較器２５１は、Ｖｉｎが−Ｖｒ／４よりも大きければハイレベルの信号を出力し、Ｖｉｎが−Ｖｒ／４よりも小さければローレベルの信号を出力する。比較器２５２の反転入力には電圧Ｖｒ／４の電圧源が接続されている。比較器２５２は、ＶｉｎをＶｒ／４と比較して、比較結果に応じた２値信号を出力Ｄ２に出力する。比較器２５２は、ＶｉｎがＶｒ／４よりも大きければハイレベルの信号を出力し、ＶｉｎがＶｒ／４よりも小さければローレベルの信号を出力する。比較器２５３は、Ｖｉｎを−Ｖｒ／２と比較して、比較結果に応じた２値信号を出力Ｄ３に出力する。比較器２５３は、Ｖｉｎが−Ｖｒ／２よりも大きければハイレベルの信号を出力し、Ｖｉｎが−Ｖｒ／２よりも小さければローレベルの信号を出力する。比較器２５４の反転入力には電圧Ｖｒ／２の電圧源が接続されている。比較器２５４は、ＶｉｎをＶｒ／２と比較して、比較結果に応じた２値信号を出力Ｄ４に出力する。比較器２５４は、ＶｉｎがＶｒ／２よりも大きければハイレベルの信号を出力し、ＶｉｎがＶｒ／２よりも小さければローレベルの信号を出力する。比較器２５５の反転入力には電圧０の電圧源が接続されている。比較器２５５は、Ｖｉｎを０と比較して、比較結果に応じた２値信号を出力Ｄ５に出力する。比較器２５５は、Ｖｉｎが０よりも大きければハイレベルの信号を出力し、Ｖｉｎが０よりも小さければローレベルの信号を出力する。なお、各ステージの出力は、ほぼ−Ｖｒ／２から＋Ｖｒ／２までの範囲内となる。したがって、第２ステージ以降の各ステージの入力電圧もほぼ第２ステージ以降においては、通常、ほぼ−Ｖｒ／２から＋Ｖｒ／２までの範囲内となる。このため、第２ステージ以降の各ステージにおいては、比較器２５３及び比較器２５４を省略し、入力電圧と−Ｖｒ／２の比較及び入力電圧と＋Ｖｒ／２の比較を省略してもよい。
【００２９】
図２（ｂ）に戻って説明を続ける。電圧生成回路部（ｐｃＤＡＣ）２６は、ＦＡＤＣ２５の出力に応じて、正の参照電圧源と負の参照電圧源の中間電圧をプリチャージ電圧として出力する回路である。詳細な構成については後述する。
【００３０】
図２（ｂ）に示すプリチャージフェーズにおいて、第ｉステージのサンプリングキャパシタＣ１’及びＣ２’のトッププレートは基準電位ＧＮＤに接続される。同時に、Ｃ１’及びＣ２’のボトムプレートは、ｐｃＤＡＣ２６の出力に接続される。したがって、このプリチャージフェーズにおいて、Ｃ１’及びＣ２’は、ｐｃＤＡＣ２６の出力電圧により充電される。
【００３１】
プリチャージフェーズが終わると、図２（ｃ）に示すように、第（ｉ−１）ステージは増幅フェーズに移り、同時に第ｉステージはサンプルフェーズに移る。このときの動作は、従来型のパイプライン型Ａ／Ｄ変換回路と同様である。
【００３２】
ここで、ｐｃＤＡＣ２６がプリチャージフェーズにおいてＣ１’及びＣ２’をどのような電圧に充電することが好ましいかについて説明する。図４は、第（ｉ−１）ステージのサンプリングキャパシタＣ１、Ｃ２及び演算増幅器Ａ（ｉ−１）と、第ｉステージのサンプリングキャパシタＣ１’、Ｃ２’との接続関係を示す図である。図中、Ｃｉｎは演算増幅器Ａ（ｉ−１）の反転入力と非反転入力の間の寄生容量を表し、Ｃｏｕｔは演算増幅器Ａ（ｉ−１）の出力の寄生容量を表す。また、ＣＬは、第ｉステージのサンプリングキャパシタＣ１’とＣ２’とをまとめて表す。
【００３３】
図４（ａ）は、第（ｉ−１）ステージがサンプルフェーズであり、第ｉステージが増幅フェーズにある状態を示す。このとき、第（ｉ−１）ステージのサンプリングキャパシタＣ１とＣ２は共に電圧Ｖｉｎに充電されている。また、ＣＬは電圧ＶＬ０に充電されている。
【００３４】
図４（ｂ）は、第（ｉ−１）ステージが増幅フェーズに移り、第ｉステージがサンプルフェーズに移った状態を示す。このとき、Ｃ１及びＣ２のトッププレートは基準電位ＧＮＤから切り離され、演算増幅器Ａ（ｉ−１）の反転入力に接続される。Ｃ１のボトムプレートはＤＡＣ２３（ｉ−１）の出力に接続され、その電位がＶＤＡＣとなる。また、Ｃ２のボトムプレートは演算増幅器Ａ（ｉ−１）の出力に接続される。さらに、ＣＬも演算増幅器Ａ（ｉ−１）の出力に接続される。ここで、第（ｉ−１）ステージが増幅フェーズに移り、第ｉステージがサンプルフェーズに移った直後の演算増幅器Ａ（ｉ−１）の出力ノードの過渡応答の初期電圧をＶｏｕｔ＿ｉｎｉｔとすると、Ｖｏｕｔ＿ｉｎｉｔは次の式（１）で表される。
【数１】
【００３５】
また、第ｉステージが増幅フェーズにあるときのＣＬの電圧ＶＬ０は、プリチャージを行わない場合には、第ｉステージが増幅フェーズにあるときの第ｉステージのＤＡＣ２３（ｉ）の出力電圧ＶＤＡＣ＿２ｎｄ、第ｉステージの出力電圧ＶＯＵＴ＿２ｎｄ、第（ｉ−１）ステージの演算増幅器Ａ（ｉ−１）の反転入力の電圧Ｖｓ＿２ｎｄを用いて、次の式（２）で表される。
【数２】
【００３６】
第（ｉ−１）ステージが増幅フェーズに移ると、演算増幅器Ａ（ｉ−１）は、上記の初期電圧Ｖｏｕｔ＿ｉｎｉｔから、入力Ｖｉｎに応じた目標出力電圧値までサンプリングキャパシタＣＬを充電する。初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差が大きいほど、ＣＬの充電に時間がかかる。このため、初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差が最大となる場合に、ＣＬの充電にかかる時間が最長となる。このようなＣＬの充電にかかる時間が最長となる場合でも十分にＣＬを充電できるように、パイプライン型Ａ／Ｄ変換回路の各ステージに必要な最小限の時間周期が決定され、動作速度が制限される。
【００３７】
そこで、初期電圧Ｖｏｕｔ＿ｉｎｉｔと目標出力電圧値との差を小さくできれば、ＣＬの充電にかかる時間を短縮することができ、パイプライン型Ａ／Ｄ変換回路の動作速度を高めることができる。
【００３８】
図５に、各パイプラインステージである乗算型Ｄ／Ａ変換回路（ＭＤＡＣ）の伝達曲線を細線で示す。このＭＤＡＣの伝達曲線は、ＭＤＡＣの入力Ｖｉｎに対して出力されるべき出力Ｖｏｕｔの値である。ＭＤＡＣの伝達曲線は、ＡＤＣ２２の出力するデジタル値Ｄｉに対応する３本の直線で表される。すなわち、−Ｖｒ≦Ｖｉｎ＜−Ｖｒ／４のときはＤｉ＝−１で、Ｖｏｕｔ＝２Ｖｉｎ＋Ｖｒ、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４のときはＤｉ＝０でＶｏｕｔ＝２Ｖｉｎ、Ｖｒ／４＜Ｖｉｎ≦ＶｒのときはＤｉ＝１で、Ｖｏｕｔ＝２Ｖｉｎ−Ｖｒとなる。
【００３９】
以上で説明したＭＤＡＣの伝達曲線が目標出力電圧値となる。そこで、このＭＤＡＣの伝達曲線にＶｏｕｔ＿ｉｎｉｔを近づけると、ＣＬの充電時間を短くすることができる。そこで、本実施形態においてはＶｉｎの値によってＶｏｕｔ＿ｉｎｉｔの値を切り替え、Ｖｉｎの値に応じてＭＤＡＣの伝達曲線にＶｏｕｔ＿ｉｎｉｔを近づける。具体的には、例えば、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｉｎ／２の範囲にあるとき、図５から、ＭＤＡＣの伝達曲線は、−Ｖｒ／２＜Ｖｉｎ≦０の範囲にある。そこで、−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−３Ｖｒ／４と−Ｖｉｎ／２の中間値にあたる−Ｖｒ／４とすれば、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲におけるＭＤＡＣの伝達曲線とＶｏｕｔ＿ｉｎｉｔとの差の最大値を最も小さくできる。このため、Ｖｉｎが−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とする。同様に、−Ｖｒ／４＜Ｖｉｎ＜０及びＶｒ／４≦Ｖｉｎ＜Ｖｒ／２の範囲においては、Ｖｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とし、−Ｖｒ／２＜Ｖｉｎ≦−Ｖｒ／４、０≦Ｖｉｎ＜Ｖｒ／４及びＶｒ／２≦Ｖｉｎ＜３Ｖｒ／４の範囲においてはＶｏｕｔ＿ｉｎｉｔを−Ｖｒ／４とする。以上のＶｉｎとＶｏｕｔ＿ｉｎｉｔとの関係を図５の破線で示す。
【００４０】
また、Ｖｏｕｔ＿ｉｎｉｔとＶＬ０は、式（１）の関係を有している。そこで、望ましいＶｏｕｔ＿ｉｎｉｔの値から、第（ｉ−１）ステージのサンプルフェーズの間にＣＬにプリチャージすべき電圧値ＶＬ０を逆算することができる。このように逆算されるＶＬ０のＶｉｎとの関係を図５の太い実線で示す。
【００４１】
以上のようにＣＬのプリチャージを行った場合のＭＤＡＣのセットリング誤差特性のシミュレーション結果を図６に示す。図６に示される通り、プリチャージを行うことにより、プリチャージを行わないＭＤＡＣの伝達特性（図１９参照）と比べて、セットリング誤差のＶｉｎに対する線形性が向上する。
【００４２】
ここで、ＣＬに対するプリチャージ電圧の与え方としては、上記で説明した最適電圧を出力する参照電圧源を用いる方法も考えられるが、参照電圧源の数が増えると電力消費も増加し、また、参照電圧源を構成するアナログ回路部の規模も大きくなるため、実装面積の点でも好ましくない。そこで、本実施形態においては、プリチャージ電圧を、キャパシタの接続を変更したときの電荷再配分により発生する。
【００４３】
具体的なプリチャージ電圧の発生方法を図７〜図１０を用いて説明する。図７は、本実施形態において、電荷再配分により参照電圧を発生する回路を示す図である。なお、図７は、プリチャージ電圧を発生するプリチャージ回路の回路図であり、説明を簡単にするため、シングルエンドの回路図としている。本実施形態においては、各ステージのサンプリングキャパシタＣ１及びＣ２とプリチャージ電圧を発生するためのキャパシタを共用している。すなわち、図２のキャパシタＣ１が図７のキャパシタＣｓに、図２のキャパシタＣ２が図７のキャパシタＣｓ／３及び２Ｃｓ／３を並列接続したものに相当する。このような３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓを、ｐｃＤＡＣ２６の内部の６個のスイッチ２６１〜２６６により適宜切り替えて接続する。
【００４４】
また、図８に、図７の参照電圧発生回路に供給されるクロックのタイミングチャートを示す。時刻ｔ１にクロックΦＨ及びΦＤＡが立ち上がり、キャパシタＣｓのボトムプレートがＤＡＣ２３の出力ＤＡＣ＿Ｐに接続されると共にキャパシタＣｓ／３及びキャパシタ２Ｃｓ／３のボトムプレートがアンプＡの出力に接続され、増幅フェーズが開始する。次に時刻ｔ２にクロックΦＨ及びΦＤＡが立ち下がり、キャパシタＣｓのボトムプレートがＤＡＣ２３の出力ＤＡＣ＿Ｐから切り離されると共にキャパシタＣｓ／３及びキャパシタ２Ｃｓ／３のボトムプレートがアンプＡの出力から切り離され、増幅フェーズが終了する。そして、時刻ｔ３にΦＳＰが立ち上がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートが基準電位ＧＮＤに接続される。
【００４５】
次いで、時刻ｔ４に制御信号Ｙｘ（ｘは１〜３の整数）が変動して適宜ハイレベル又はローレベルの信号となり、ｐｃＤＡＣ２６内の６個のスイッチ２６１〜２６６がオン状態またはオフ状態となる。これによって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが正の参照電圧ＶＲＥＦＰと負の参照電圧ＶＲＥＦＮとの間で適宜直列又は並列に接続され、プリチャージフェーズが開始する。制御信号ＹｘはＦＡＤＣ２５が入力Ｖｉｎを基準電圧と比較して出力する比較結果信号に基づいて変化する。制御信号Ｙｘの変化の仕方については後述する。その後、時刻ｔ５に制御信号Ｙｘが全て立ち下がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが正の参照電圧ＶＲＥＦＰと負の参照電圧ＶＲＥＦＮから切り離され、プリチャージフェーズが終了する。
【００４６】
その後、時刻ｔ６にクロックΦｉｎが立ち上がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートがステージの入力Ｖｉｎに接続され、サンプルフェーズが開始する。そして、時刻ｔ７にクロックΦＳＰが立ち下がり、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートが基準電位ＧＮＤから切り離されることでサンプルフェーズが終了する。最後に時刻ｔ８にクロックΦｉｎが立ち下がることで、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートがステージの入力Ｖｉｎから切り離され、１周期が終了する。
【００４７】
次に、図９及び図１０を用いて、制御信号ＹｘがＶｉｎに応じてどのように変化し、プリチャージ電圧がどのように発生するかについて説明する。なお、以下の説明においては、正の参照電圧ＶＲＥＦＰを＋Ｖｒ、負の参照電圧ＶＲＥＦＮを−Ｖｒとする。また、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのトッププレートは、クロックΦＳＰが立ち上がることにより、基準電位ＧＮＤに接続されている。そして、以下で説明するように、本実施形態においては、３個のキャパシタのうち２個を並列に接続して合成容量とし、この合成容量と残る１個のキャパシタとを第１の制御スイッチを用いて直列に接続した後、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓを第２の制御スイッチを用いて並列に接続を変更することによって、Ｃｓ／３、２Ｃｓ／３及びＣｓが、参照電圧の上限＋Ｖｒと−Ｖｒとの間にある中間電圧値に充電される。
【００４８】
図９（ａ）は、−３Ｖｒ／４＜Ｖｉｎ≦−Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ａ）の実線で示すように、Ｙ１及びＹ２はハイレベル、Ｙ３はローレベルとされ、キャパシタＣｓ／３、２Ｃｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタＣｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、２Ｃｓ／３、Ｃｓにはそれぞれ＋ＣｓＶｒ／３、＋２ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図９（ａ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝０となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷０を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した０となる。
【００４９】
図９（ｂ）は、−Ｖｒ／２＜Ｖｉｎ≦−Ｖｒ／４の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ｂ）の実線で示すように、Ｙ２及びＹ３はハイレベル、Ｙ１はローレベルとされ、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは＋Ｖｒに接続され、キャパシタＣｓ／３のボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ、２Ｃｓ／３、Ｃｓ／３にはそれぞれ＋ＣｓＶｒ、＋２ＣｓＶｒ／３、−ＣｓＶｒ／３の電荷が充電される。次に、図９（ｂ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ）＋（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＝＋４ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷＋４ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した＋２Ｖｒ／３となる。
【００５０】
図９（ｃ）は−Ｖｒ／４＜Ｖｉｎ＜０の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図９（ｃ）の実線で示すように、Ｙ２はハイレベル、Ｙ１及びＹ３はローレベルとされ、キャパシタ２Ｃｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタＣｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタ２Ｃｓ／３、Ｃｓ／３、Ｃｓにはそれぞれ＋２ＣｓＶｒ／３、−ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図９（ｃ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝−２ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷−２ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した−Ｖｒ／３となる。
【００５１】
図１０（ａ）は０≦Ｖｉｎ＜Ｖｒ／４の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ａ）の実線で示すように、Ｙ１及びＹ３はハイレベル、Ｙ２はローレベルとされ、キャパシタＣｓ／３、Ｃｓのボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３のボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、Ｃｓ、２Ｃｓ／３にはそれぞれ＋ＣｓＶｒ／３、＋ＣｓＶｒ、−２ＣｓＶｒ／３の電荷が充電される。次に、図１０（ａ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（＋ＣｓＶｒ）＋（−２ＣｓＶｒ／３）＝＋２ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷＋２ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した＋Ｖｒ／３となる。
【００５２】
図１０（ｂ）はＶｒ／４≦Ｖｉｎ＜Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ｂ）の実線で示すように、Ｙ１はハイレベル、Ｙ２及びＹ３はローレベルとされ、キャパシタＣｓ／３のボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ／３、２Ｃｓ／３、Ｃｓにはそれぞれ＋ＣｓＶｒ／３、−２ＣｓＶｒ／３、−ＣｓＶｒの電荷が充電される。次に、図１０（ｂ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ／３）＋（−２ＣｓＶｒ／３）＋（−ＣｓＶｒ）＝−４ＣｓＶｒ／３となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷−４ＣｓＶｒ／３を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した−２Ｖｒ／３となる。
【００５３】
図１０（ｃ）はＶｒ／２≦Ｖｉｎ＜３Ｖｒ／２の場合の３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの接続を表す図である。まず、図１０（ｃ）の実線で示すように、Ｙ３はハイレベル、Ｙ１及びＹ２はローレベルとされ、キャパシタＣｓのボトムプレートは＋Ｖｒに接続され、キャパシタ２Ｃｓ／３、Ｃｓのボトムプレートは−Ｖｒに接続される。これにより、キャパシタＣｓ、２Ｃｓ／３、Ｃｓ／３にはそれぞれ＋ＣｓＶｒ、−２ＣｓＶｒ／３、−ＣｓＶｒ／３の電荷が充電される。次に、図１０（ｃ）の破線で示すように、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートが＋Ｖｒ及び−Ｖｒから切り離され、これらのボトムプレートが全て接続されることにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓが並列に接続を変更される。これにより、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓに充電された電荷は（＋ＣｓＶｒ）＋（−２ＣｓＶｒ／３）＋（−ＣｓＶｒ／３）＝０となる。したがって、３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓのボトムプレートに出力される電圧ＶＬ０は、電荷０を３個のキャパシタＣｓ／３、２Ｃｓ／３及びＣｓの並列接続時の合成容量Ｃｓ／３＋２Ｃｓ／３＋Ｃｓ＝２Ｃｓで除算した０となる。
【００５４】
次に、これまで説明した、プリチャージによってセットリング誤差を線形化したパイプライン型Ａ／Ｄ変換回路に対して、その出力するデジタル信号に含まれる誤差を補正するためのデジタル誤差補正回路について説明する。パイプライン型Ａ／Ｄ変換回路において生ずる誤差のうち主なものとして、セットリング誤差と、有限利得誤差とがある。セットリング誤差は、ＭＤＡＣにおいて、応答時間不足によって演算増幅器からサンプリング容量への充電が十分に行われないことによって生じる誤差である。また、有限利得誤差は、ＭＤＡＣにおいて、演算増幅器の持つ利得が有限であることによって生じる誤差である。仮に演算増幅器の利得が無限大であれば、有限利得誤差は生じない。以下で説明するデジタル誤差補正回路は、上記のセットリング誤差と有限利得誤差の双方を補正するための回路である。
【００５５】
以下、デジタル誤差補正回路における補正処理のアルゴリズムを説明する。まず、第ｉステージの入力信号をＸｉとし、この入力信号ＸｉをＡ／Ｄ変換した値をＤＣＯＤＥとする。このとき、参照電圧をＶｒとすると、入力信号Ｘｉの範囲は以下の式（３）の通りである。
【数３】
【００５６】
また、第ｉステージの出力の理想値Ｘｉ＋１は、次の式（４）の通りである。
【数４】
【００５７】
ここで、Ｄｉは、ＡＤＣ２２がＸｉをＡ／Ｄ変換した後のデジタル信号である。ここでは、ＡＤＣ２２は１．５ビットＡＤＣとして説明をする。この場合、−Ｖｒ≦Ｖｉｎ＜−Ｖｒ／４のときＤｉ＝−１、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４のときＤｉ＝０、Ｖｒ／４＜Ｖｉｎ≦ＶｒのときＤｉ＝１である。
【００５８】
Ｘｉについて式（４）を解くと、次の式（５）のようになる。
【数５】
【００５９】
一方、ＭＤＡＣの持つセットリング誤差と有限利得誤差を考慮すると、式（４）のＸｉ＋１は次の式（６）のようになる。
【数６】
【００６０】
ここで、ａｉ’は、第ｉステージのＭＤＡＣの有限利得誤差を表す係数である。また、ｂｉ’は、第ｉステージのＭＤＡＣのセットリング誤差を表す係数である。プリチャージを行わない従来のパイプライン型Ａ／Ｄ変換回路においては、ＭＤＡＣの有する演算増幅器がトランスコンダクタンス領域だけでなくスルーイング領域でも動作するため、ａｉ’及びｂｉ’はＸｉの変動に応じて変動するＸｉの関数である。すなわち、ａｉ’及びｂｉ’は入力信号依存性を有している。このため、これらの有限利得誤差及びセットリング誤差の補正を行うためには、Ｘｉに対して非線形な補正が必要になる。したがって、補正を行うための補正回路は複雑なものとなる。
【００６１】
一方、これまでに述べたプリチャージを行うパイプライン型Ａ／Ｄ変換回路においては、ＭＤＡＣの有する演算増幅器はトランスコンダクタンス領域でのみ動作するため、有限利得誤差及びセットリング誤差がＸｉに対して線形となる。
【００６２】
有限利得誤差とセットリング誤差の入力電圧に対する依存性を図１１に示す。図１１（ａ）は、ＭＤＡＣを１００ＭＨｚで動作させ、またプリチャージを行ったときの有限ゲイン誤差ｅｇａｉｎの、ＭＤＡＣへの入力電圧Ｖｉｎに対する変化のシミュレーション結果を示す図である。図１１（ｂ）は、ＭＤＡＣを１００ＭＨｚで動作させ、またプリチャージを行ったときのセットリング誤差ｅｓｔの、ＭＤＡＣへの入力電圧Ｖｉｎに対する変化のシミュレーション結果を示す図である。有限ゲイン誤差ｅｇａｉｎは、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／４、−Ｖｒ／４≦Ｖｉｎ≦Ｖｒ／４、Ｖｒ／４＜Ｖｉｎ≦３Ｖｒ／４の３個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはＶｉｎに対してほぼ線形に変化する。セットリング誤差ｅｓｔは、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２、−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４、−Ｖｒ／４≦Ｖｉｎ＜０、０＜Ｖｉｎ≦Ｖｒ／４、Ｖｒ／４＜Ｖｉｎ≦Ｖｒ／２、Ｖｒ／２＜Ｖｉｎ≦３Ｖｒ／４の６個の領域のそれぞれにおいて、ほぼ同じ傾きとオフセットを持っており、また、それぞれの領域内においてはＶｉｎに対してほぼ線形に変化する。
【００６３】
以上で示したように、プリチャージを行うパイプライン型Ａ／Ｄ変換回路においては、ａｉ’及びｂｉ’はＸｉの値によらない定数とみなすことができる。このため、有限利得誤差及びセットリング誤差の補正を行うためには、Ｘｉに対して線形な補正をすればよい。したがって、補正を行うための補正回路が以下で述べるような簡単なものとできる。以下、ａｉ’及びｂｉ’をそれぞれ定数ａｉ及び定数ｂｉとして説明を行う。
【００６４】
以下の補正において使用されるデジタルコードＤｉ及びＤＰｉについて図１２を用いて説明する。図１２（ａ）のグラフ及び図１２（ｂ）の表に示すように、−３Ｖｒ／４≦Ｖｉｎ＜−Ｖｒ／２のときＤｉ＝−１、ＤＰｉ＝−１であり、−Ｖｒ／２≦Ｖｉｎ＜−Ｖｒ／４のときＤｉ＝−１、ＤＰｉ＝１であり、−Ｖｒ／４≦Ｖｉｎ＜０のときＤｉ＝０、ＤＰｉ＝−１であり、０≦Ｖｉｎ＜Ｖｒ／４のときＤｉ＝０、ＤＰｉ＝１であり、Ｖｒ／４≦Ｖｉｎ＜Ｖｒ／２のときＤｉ＝１、ＤＰｉ＝−１であり、Ｖｒ／２≦Ｖｉｎ＜３Ｖｒ／４のときＤｉ＝１、ＤＰｉ＝１である。
【００６５】
以上のようなデジタルコードＤｉ及びＤＰｉを用いると、式（６）のＸｉ＋１は次の式（７）のように表せる。
【数７】
【００６６】
これを変形すると、次の式（８）のようになる。
【数８】
【００６７】
式（５）と式（８）を比較することにより、第ｉステージの有限利得誤差ｅｇａｉｎ［ｉ］及びセットリング誤差ｅｓｔ［ｉ］は、それぞれ以下の式（９）及び式（１０）のように表せることがわかる。
【数９】
【数１０】
【００６８】
したがって、式（９）及び式（１０）により誤差を求めて、Ｘｉからｅｇａｉｎ［ｉ］及びｅｓｔ［ｉ］を減算することにより、Ｘｉの補正を行うことができる。
【００６９】
また、次の式（１１）により、Ｘｉ＋１とＤｉとＤＰｉとを用いてＸｉを求めることにより誤差を補正することもできる。
【数１１】
【００７０】
式（１１）は、Ｘｉ＋１、ａｉ、ｂｉからＸｉを求める式となっている。すなわち、式（１１）によれば、第（ｉ＋１）ステージの入力値であるＸｉ＋１の値を用いて、その前段である第ｉステージの入力値であるＸｉの値を求めることができる。このように求めたＸｉの値から、式（１１）と同様に、第（ｉ−１）ステージの入力値であるＸｉ−１も求めることができる。このような計算を繰り返すことにより、後段から順にさかのぼって、初段までの補正を行うことができる。
【００７１】
以上で説明したアルゴリズムを実行するデジタル誤差補正回路を備えたパイプライン型Ａ／Ｄ変換回路を図１３に示す。この例においては、上位の３ステージ分のＸｎを補正する場合を示している。
【００７２】
本実施形態に係るパイプライン型Ａ／Ｄ変換回路５０は、パイプラインＡ／Ｄ変換回路本体部３０と、デジタル誤差補正回路４０とを備えて構成されている。パイプラインＡ／Ｄ変換回路本体部３０は、入力Ｘｎ−２をＡ／Ｄ変換し、変換された結果であるデジタル信号をデジタル誤差補正回路４０に出力する。デジタル誤差補正回路４０は、パイプラインＡ／Ｄ変換回路本体部３０から入力されたデジタル信号の誤差を補正し、補正結果であるＸ’ｎ−２を出力する。
【００７３】
パイプラインＡ／Ｄ変換回路本体部３０は、複数段のＡ／Ｄ変換回路部２０を縦続に接続し、さらにその後段にバックエンド部３３を接続して構成されている。ここで、第ｎステージのＡ／Ｄ変換回路部２０−ｎは、ＭＤＡＣ３１（ｎ）とｐｃＤＡＣ３２（ｎ）とを備えて構成されている。
【００７４】
ＭＤＡＣ３１（ｎ）は、アナログ入力ＸｎをＡ／Ｄ変換して、図１２に示すＤｎを出力すると共に、Ｄｎをアナログ変換し、ＸｎからＤｎのアナログ変換結果を減算し、減算結果を増幅してアナログ出力Ｘｎ＋１に出力する機能ブロックである。ＭＤＡＣ３１（ｎ）は、具体的な回路構成としては、図１７に示すサンプルホールド部２１、ＡＤＣ２２、ＤＡＣ２３、残余ゲインアンプ２４により構成される。
【００７５】
ｐｃＤＡＣ３２は、アナログ入力Ｘｎの値に応じて図１２に示すデジタル出力ＤＰｎを出力する機能ブロックである。ｐｃＤＡＣ３２は、具体的な回路構成としては、図３に示すＦＡＤＣ２５と、ＦＡＤＣ２５に含まれる各比較器２５１〜２５５の出力信号を組み合わせて図１２に示す比較結果信号ＤＰｉを生成する論理回路により構成される。
【００７６】
バックエンド部３３は、パイプラインＡ／Ｄ変換回路本体部３０のうち、第ｎステージのＡ／Ｄ変換回路部２０−ｎよりも後段に接続されるＡ／Ｄ変換回路部２０全てを含んだ回路である。つまり、バックエンド部３３自体が、パイプラインＡ／Ｄ変換回路本体部３０よりもステージ数の３個少ないパイプライン型Ａ／Ｄ変換回路となっている。バックエンド部３３は、アナログ入力Ｘｎ＋１をＡ／Ｄ変換してＤＢＡＣＫとし、このＤＢＡＣＫをデジタル誤差補正回路４０に出力する。
【００７７】
デジタル誤差補正回路４０は、誤差補正回路４１を縦続接続して構成されている。縦続接続される誤差補正回路４１のうち、その初段に相当する誤差補正回路４１（ｎ）は、Ｄｎ、ＤＰｎ、ＤＢＡＣＫを用いて、Ｘｎの補正後の値に相当するＸ’ｎを計算して出力する回路である。具体的には、デジタル誤差補正回路４０は、式（１１）を用いて、Ｘｎの補正後の値Ｘ’ｎを計算する。ここで、式（１１）のＸｉ＋１としては、バックエンド部３３の出力するＤＢＡＣＫが用いられる。
【００７８】
誤差補正回路４１のうち、初段以外に相当する誤差補正回路４１（ｎ−１）は、Ｄｎ−１、ＤＰｎ−１、Ｘ’ｎを用いて、Ｘｎ−１の補正後の値に相当するＸ’ｎ−１を計算して出力する回路である。具体的には、デジタル誤差補正回路４０は、式（１１）を用いて、Ｘｎの補正後の値Ｘ’ｎ−１を計算する。ここで、式（１１）のＸｉ＋１としては、誤差補正回路４１（ｎ）の出力するＸ’ｎが用いられる。すなわち、誤差補正回路４１（ｎ−１）は、ＭＤＡＣ３１（ｎ−１）が出力するデジタル信号Ｄｎ−１と、ｐｃＤＡＣ３２（ｎ−１）が出力する比較結果信号ＤＰｎ−１と、他段の誤差補正回路４１（ｎ）によって補正された入力信号Ｘ’ｎとを用いて、ＭＤＡＣ３１（ｎ−１）が出力する入力信号Ｘｎ−１を補正する。また、誤差補正回路４１（ｎ−２）も、同様にして、ＭＤＡＣ３１（ｎ−１）が出力するデジタル信号Ｄｎ―２と、ｐｃＤＡＣ３２（ｎ−１）が出力する比較結果信号ＤＰｎ−２と、他段の誤差補正回路４１（ｎ−１）によって補正された入力信号Ｘ’ｎ−１とを用いて、ＭＤＡＣ３１（ｎ−１）が出力する入力信号Ｘｎ−２を補正する。この例では、ＭＤＡＣ３１（ｎ−２）がパイプラインＡ／Ｄ変換回路本体部３０における初段のＭＤＡＣであり、ＭＤＡＣ３１（ｎ−２）に入力されるＸｎ−２が補正され、最終的な補正結果がＸ’ｎ−２＝ＤＯＵＴ＿Ｃｏｒｒｅｃｔｅｄとして出力される。
【００７９】
このように、デジタル誤差補正回路４０においては、パイプラインＡ／Ｄ変換回路本体部３０のＭＤＡＣ３１が出力するデジタル信号Ｄｎと、ｐｃＤＡＣ３２が出力する比較結果信号ＤＰｎと、パイプラインＡ／Ｄ変換回路本体部３０の後段側のＭＤＡＣ３１の入力であるＸｎ＋１とに基づいて、前段側のＭＤＡＣ３１の入力であるＸｎが求められ、以下同様にして前の段のＸｎ−１、Ｘｎ−２、と順番に前段側にさかのぼることにより、初段までの補正が行われる。
【００８０】
以上で説明したパイプライン型Ａ／Ｄ変換回路における誤差のデジタル補正の有無による違いを図１４に示す。図１４（ａ）は、１２ビットのパイプライン型Ａ／Ｄ変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行う前の積分非直線性（ＩＮＬ、Integral Non-Linearity）を示す図である。図１４（ｂ）は、同じ１２ビットのパイプライン型Ａ／Ｄ変換回路において、有限ゲイン誤差とセットリング誤差のデジタル補正を行った後の積分非直線性を示す図である。図１４（ｂ）においては、全ての段に補正をかけた場合の結果を示している。図１４（ａ）の補正前の積分非直線性は３０ＬＳＢ（Least Significant Bit）程度であるのに対し、図１４（ｂ）の補正後の積分非直線性は０．６ＬＳＢ程度となり、積分非直線性が大幅に改善されている。
【００８１】
このパイプライン型Ａ／Ｄ変換回路において用いたＭＤＡＣの誤差ｅｓｔａｇｅの特性を図１５に示す。このｅｓｔａｇｅは、有限利得誤差とセットリング誤差の両方を含んでいる。ｅｓｔａｇｅの誤差は１．５％以上と大きなものであるが、本実施形態のデジタル誤差補正回路によれば、ＭＤＡＣの誤差ｅｓｔａｇｅを十分な線形性を有するものとできる。
【００８２】
また、補正を行う段数である補正段数と積分非直線性との関係を図１６に示す。図１６に示す通り、補正段数を増やすほど積分非直線性を小さくすることが可能である。補正段数が１段の場合、積分非直線性はプラスマイナス１７ＬＳＢ程度であるが、デジタル誤差補正回路によって７段以上の補正を行うことにより、ＩＮＬがプラスマイナス１ＬＳＢ以内に抑えられる。
【００８３】
以上で説明したように、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、入力信号をサンプリングキャパシタにサンプリングする前に、プリチャージ回路が、正の参照電圧と負の参照電圧との間にある中間電圧値に充電を行うため、簡易な回路構成によってセットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００８４】
また、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、サンプリング、ホールド、増幅に用いられるサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって、充電用の電圧を発生することにも用いることができるため、充電用の電圧発生回路を別途設ける必要がなく、回路の実装面積を小さく抑えることが可能となる。
【００８５】
また、本実施形態のパイプライン型Ａ／Ｄ変換回路によれば、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器、または−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力されるため、Ａ／Ｄ変換回路部への入力電圧に応じて、プリチャージ回路での充電に使用される中間電圧値が生成され、セットリング誤差をより線形化することができ、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路が得られる。
【００８６】
また、本実施形態のデジタル誤差補正回路を備えるパイプライン型Ａ／Ｄ変換回路によれば、線形化されたセットリング誤差をデジタル誤差補正回路により補正することができるため、高速で消費電力が小さく、かつ変換精度の高いパイプライン型Ａ／Ｄ変換回路が得られる。
【符号の説明】
【００８７】
１０…パイプライン型Ａ／Ｄ変換回路、２０…Ａ／Ｄ変換回路部、２１…サンプルホールド部、２２…ＡＤＣ、２３…ＤＡＣ、２４…残余ゲインアンプ、２５…ＦＡＤＣ、２６…ｐｃＤＡＣ、３０…パイプライン型Ａ／Ｄ変換回路本体部、４０…デジタル誤差補正回路部、２４１〜２４５…比較器、２６１〜２６６…スイッチ、Ａ…演算増幅器、Ｃ１，Ｃ２，Ｃ１’，Ｃ２’…サンプリングキャパシタ。
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、
互いに縦続接続された複数段のＡ／Ｄ変換回路部を含み、前記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換回路と、
を備えたパイプライン型Ａ／Ｄ変換回路において、
前記各段のＡ／Ｄ変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換するサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、前記アナログ制御信号に基づいて、前記入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、
後段側の前記乗算型Ｄ／Ａ変換回路で前記サンプリングをする前に、後段側の前記サンプリングキャパシタを、前記サブＡ／Ｄ変換回路に含まれる前記複数の比較器の出力する比較結果信号に応じて、前記参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、
を有することを特徴とする、パイプライン型Ａ／Ｄ変換回路。
【請求項２】
前記プリチャージ回路は、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第１の制御スイッチと、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第２の制御スイッチと、を有しており、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で前記第１の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって前記充電を行うことを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項３】
前記Ａ／Ｄ変換回路部のうち初段のＡ／Ｄ変換回路部が有する前記サブＡ／Ｄ変換回路は、それぞれ、前記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、
前記Ａ／Ｄ変換回路部のうち、初段以外のＡ／Ｄ変換回路部が有する前記サブＡ／Ｄ変換回路は、それぞれ−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器を含み、
前記プリチャージ回路は、前記比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することを特徴とする請求項１又は２に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項４】
前記サブＡ／Ｄ変換回路は、
それぞれ、前記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、
前記プリチャージ回路は、前記５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することを特徴とする請求項１又は２に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項５】
互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、
前記誤差補正回路のうち、初段の前記誤差補正回路は、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路が出力するデジタル信号と、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路に含まれる前記比較器が出力する比較結果信号と、を用いて前記Ａ／Ｄ変換回路部よりも後段にある前記Ａ／Ｄ変換回路部が出力する前記入力信号を補正し、
前記誤差補正回路のうち、初段以外の前記誤差補正回路は、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路が出力するデジタル信号と、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路に含まれる前記比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された前記入力信号とを用いて、前記Ａ／Ｄ変換回路部が出力する前記入力信号を補正することを特徴とする、請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項１】
アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、
互いに縦続接続された複数段のＡ／Ｄ変換回路部を含み、前記サンプルホールド信号をパイプライン形式でＡ／Ｄ変換するＡ／Ｄ変換回路と、
を備えたパイプライン型Ａ／Ｄ変換回路において、
前記各段のＡ／Ｄ変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にＡ／Ｄ変換するサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、前記アナログ制御信号に基づいて、前記入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、
後段側の前記乗算型Ｄ／Ａ変換回路で前記サンプリングをする前に、後段側の前記サンプリングキャパシタを、前記サブＡ／Ｄ変換回路に含まれる前記複数の比較器の出力する比較結果信号に応じて、前記参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、
を有することを特徴とする、パイプライン型Ａ／Ｄ変換回路。
【請求項２】
前記プリチャージ回路は、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第１の制御スイッチと、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第２の制御スイッチと、を有しており、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で前記第１の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第２の制御スイッチを用いて並列に接続を変更することによって前記充電を行うことを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項３】
前記Ａ／Ｄ変換回路部のうち初段のＡ／Ｄ変換回路部が有する前記サブＡ／Ｄ変換回路は、それぞれ、前記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、
前記Ａ／Ｄ変換回路部のうち、初段以外のＡ／Ｄ変換回路部が有する前記サブＡ／Ｄ変換回路は、それぞれ−Ｖｒ／４と、０と、＋Ｖｒ／４と、のしきい値を有する３個の比較器を含み、
前記プリチャージ回路は、前記比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することを特徴とする請求項１又は２に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項４】
前記サブＡ／Ｄ変換回路は、
それぞれ、前記各Ａ／Ｄ変換回路部のＡ／Ｄ変換の基準値をＶｒとしたときに、−Ｖｒ／２と、−Ｖｒ／４と、０と、＋Ｖｒ／４と、＋Ｖｒ／２と、のしきい値を有する５個の比較器を含み、
前記プリチャージ回路は、前記５個の比較器からの各比較結果信号に基づいて、−２Ｖｒ／３と、−Ｖｒ／３と、０と、Ｖｒ／３と、２Ｖｒ／３と、の５値の出力信号を出力することを特徴とする請求項１又は２に記載のパイプライン型Ａ／Ｄ変換回路。
【請求項５】
互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、
前記誤差補正回路のうち、初段の前記誤差補正回路は、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路が出力するデジタル信号と、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路に含まれる前記比較器が出力する比較結果信号と、を用いて前記Ａ／Ｄ変換回路部よりも後段にある前記Ａ／Ｄ変換回路部が出力する前記入力信号を補正し、
前記誤差補正回路のうち、初段以外の前記誤差補正回路は、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路が出力するデジタル信号と、前記Ａ／Ｄ変換回路部の有する前記サブＡ／Ｄ変換回路に含まれる前記比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された前記入力信号とを用いて、前記Ａ／Ｄ変換回路部が出力する前記入力信号を補正することを特徴とする、請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−５５４９０（Ｐ２０１３−５５４９０Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１９７９（Ｐ２０１１−１９１９７９）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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